JPH08321542A - 接続構造の形成方法、及び半導体装置の製造方法 - Google Patents
接続構造の形成方法、及び半導体装置の製造方法Info
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- JPH08321542A JPH08321542A JP12640095A JP12640095A JPH08321542A JP H08321542 A JPH08321542 A JP H08321542A JP 12640095 A JP12640095 A JP 12640095A JP 12640095 A JP12640095 A JP 12640095A JP H08321542 A JPH08321542 A JP H08321542A
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Abstract
(57)【要約】
【目的】 接続構造形成や半導体装置の製造の際に、レ
ジストパターニングの合わせずれが生じても、所望の箇
所に接続孔を形成できる技術を提供する。 【構成】 導電部間の接続孔１を形成する際、上部導電
部と電気的接続を得る下地材４，５との接触接続孔部面
積Ｓ1 を接続孔上部の開口面積Ｓ2 より小さく形成する
とともに、層間絶縁膜を２層以上の組成の異なる膜２，
３（例えば上層膜２がＨ含有のプラズマＳｉＮｘ、下層
膜３がＴＥＯＳ膜等のＳｉ系酸化膜）の多層構造としか
つ、該２層以上の組成の異なる膜の多層構造を、上層膜
２のエッチング速度＜下層膜３のエッチング速度の関係
を有する積層構造とする。
ジストパターニングの合わせずれが生じても、所望の箇
所に接続孔を形成できる技術を提供する。 【構成】 導電部間の接続孔１を形成する際、上部導電
部と電気的接続を得る下地材４，５との接触接続孔部面
積Ｓ1 を接続孔上部の開口面積Ｓ2 より小さく形成する
とともに、層間絶縁膜を２層以上の組成の異なる膜２，
３（例えば上層膜２がＨ含有のプラズマＳｉＮｘ、下層
膜３がＴＥＯＳ膜等のＳｉ系酸化膜）の多層構造としか
つ、該２層以上の組成の異なる膜の多層構造を、上層膜
２のエッチング速度＜下層膜３のエッチング速度の関係
を有する積層構造とする。
Description
【０００１】
【産業上の利用分野】本発明は、接続構造の形成方法、
及び該接続構造の形成方法を利用した半導体装置製造方
法に関する。本発明は、各種接続構造の形成、また、各
種半導体装置の製造の際に用いることができ、例えば、
半導体装置の製造分野における接続孔の形成、特にコン
タクトホールやヴィアホールの形成を良好に行う方法と
して利用することができる。例えばそのような接続孔形
成の場合に適用されるドライエッチング方法を改良した
技術として具体化できる。
及び該接続構造の形成方法を利用した半導体装置製造方
法に関する。本発明は、各種接続構造の形成、また、各
種半導体装置の製造の際に用いることができ、例えば、
半導体装置の製造分野における接続孔の形成、特にコン
タクトホールやヴィアホールの形成を良好に行う方法と
して利用することができる。例えばそのような接続孔形
成の場合に適用されるドライエッチング方法を改良した
技術として具体化できる。
【０００２】
【従来の技術】接続構造、及び半導体装置の分野では、
ますます集積化が進行し、微細化が進んでいる。即ち、
例えば近年のＶＬＳＩ、ＵＬＳＩ等においては、その分
野で見られる半導体デバイスの急速な高集積化に伴い、
半導体プロセスの最小線幅ルールは微細化し、それに伴
い、例えばＳｉ系酸化膜材料のドライエッチングについ
ても、種々の技術的要求がますます強くなってきてい
る。サブミクロンオーダーでの接続孔形成について言え
ば、従来からの重要なパラメータである面内、面間の均
一性、選択性、選択比、ダメージに加えて、接続孔の形
状制御が大きな技術的要因を占めるようになり、集積度
向上の鍵を握る１つの重要技術となりつつある。
ますます集積化が進行し、微細化が進んでいる。即ち、
例えば近年のＶＬＳＩ、ＵＬＳＩ等においては、その分
野で見られる半導体デバイスの急速な高集積化に伴い、
半導体プロセスの最小線幅ルールは微細化し、それに伴
い、例えばＳｉ系酸化膜材料のドライエッチングについ
ても、種々の技術的要求がますます強くなってきてい
る。サブミクロンオーダーでの接続孔形成について言え
ば、従来からの重要なパラメータである面内、面間の均
一性、選択性、選択比、ダメージに加えて、接続孔の形
状制御が大きな技術的要因を占めるようになり、集積度
向上の鍵を握る１つの重要技術となりつつある。
【０００３】一方従来工程において、集積度向上の妨げ
となっているものもある。ゲートアレイ等で形成する各
種大規模集積回路は１つのセル内に多数の接続孔を有
し、接続孔部に配線との電気的接続を安定して形成させ
るために、配線部のレジストパターニングの合わせずれ
が生じても、接続孔部に接するように余裕を持たせて設
計されている。例えば、０．３５μｍ設計ルールにおけ
る第１層（最下層）Ａｌ配線部には、配線幅０．５μｍ
において接続孔部に０．２５μｍの合わせ余裕を持たせ
ているため、結果として１．０μｍの配線幅になる。
となっているものもある。ゲートアレイ等で形成する各
種大規模集積回路は１つのセル内に多数の接続孔を有
し、接続孔部に配線との電気的接続を安定して形成させ
るために、配線部のレジストパターニングの合わせずれ
が生じても、接続孔部に接するように余裕を持たせて設
計されている。例えば、０．３５μｍ設計ルールにおけ
る第１層（最下層）Ａｌ配線部には、配線幅０．５μｍ
において接続孔部に０．２５μｍの合わせ余裕を持たせ
ているため、結果として１．０μｍの配線幅になる。
【０００４】そのため、図３に示すように、配線パター
ンＰにおいて接続孔１（コンタクトホール）が存在する
部分は、合わせずれの余裕（符号Ｌで示す）をとる必要
がある分、配線幅が大きくなり、素子の集積度に影響を
与える問題を有する。なお図３（ａ）は配線パターンを
示す平面模式図、図３（ｂ）は同じく断面図であり、図
中Ｍはレジストマスク、Ｍ１はマスクに形成された開
口、３はＰ−ＴＥＯＳ膜等の層間絶縁膜、４はＴｉＮ等
の反射防止膜、５はＡｌ系材料等の配線材である。
ンＰにおいて接続孔１（コンタクトホール）が存在する
部分は、合わせずれの余裕（符号Ｌで示す）をとる必要
がある分、配線幅が大きくなり、素子の集積度に影響を
与える問題を有する。なお図３（ａ）は配線パターンを
示す平面模式図、図３（ｂ）は同じく断面図であり、図
中Ｍはレジストマスク、Ｍ１はマスクに形成された開
口、３はＰ−ＴＥＯＳ膜等の層間絶縁膜、４はＴｉＮ等
の反射防止膜、５はＡｌ系材料等の配線材である。
【０００５】
【発明が解決しようとする課題】合わせずれの問題は、
現在主としてリゾグラフィーの問題として扱われている
が、装置上の問題に加え、合わせマークでのスパッタ物
の成膜の非対称等、他プロセスによる合わせずれの要因
も多く、早急な改善が望まれる。しかしながら、現状で
そのめどはたっていない。
現在主としてリゾグラフィーの問題として扱われている
が、装置上の問題に加え、合わせマークでのスパッタ物
の成膜の非対称等、他プロセスによる合わせずれの要因
も多く、早急な改善が望まれる。しかしながら、現状で
そのめどはたっていない。
【０００６】そのため、レジストパターニングの合わせ
ずれが生じても、所望の箇所に接続孔を形成できる技術
が切望されているのであり、本発明はこのような技術を
提供することを目的としたものである。
ずれが生じても、所望の箇所に接続孔を形成できる技術
が切望されているのであり、本発明はこのような技術を
提供することを目的としたものである。
【０００７】
【課題を解決するための手段】本発明者は、前述の問題
点に鑑み鋭意検討を行った結果、接続孔底部の接触面積
が上端部の開口面積より小さくなる構造を有する接続孔
構造が、上記問題点を解決するのに好適であることを見
いだした。
点に鑑み鋭意検討を行った結果、接続孔底部の接触面積
が上端部の開口面積より小さくなる構造を有する接続孔
構造が、上記問題点を解決するのに好適であることを見
いだした。
【０００８】本発明は、上記の知見に基づき創案された
もので、本発明は次に述べる構成をとることによって、
マスク形成時のパターニングの合わせずれが生じても、
所定の箇所に接続孔を形成できるようにした。
もので、本発明は次に述べる構成をとることによって、
マスク形成時のパターニングの合わせずれが生じても、
所定の箇所に接続孔を形成できるようにした。
【０００９】本発明の接続構造の形成方法は、導電部間
の接続孔を形成する工程を有する接続構造の形成方法に
おいて、上部導電部と電気的接続を得る下地材との接触
接続孔部面積を接続孔上部の開口面積より小さく形成す
るとともに、層間絶縁膜を２層以上の組成の異なる膜の
多層構造とし、かつ、該２層以上の組成の異なる膜の多
層構造を、 上層膜のエッチング速度＜下層膜のエッチング速度 の関係を有する積層構造とすることを特徴とする接続構
造の形成方法である。
の接続孔を形成する工程を有する接続構造の形成方法に
おいて、上部導電部と電気的接続を得る下地材との接触
接続孔部面積を接続孔上部の開口面積より小さく形成す
るとともに、層間絶縁膜を２層以上の組成の異なる膜の
多層構造とし、かつ、該２層以上の組成の異なる膜の多
層構造を、 上層膜のエッチング速度＜下層膜のエッチング速度 の関係を有する積層構造とすることを特徴とする接続構
造の形成方法である。
【００１０】この場合に、積層構造を構成する膜の材質
が、堆積とエッチングとの競合反応を行うものである構
成とすることができる。
が、堆積とエッチングとの競合反応を行うものである構
成とすることができる。
【００１１】また、上記積層構造として、上層膜に少な
くともＨ原子を１つ以上含む絶縁膜を用いる構成とする
ことができる。
くともＨ原子を１つ以上含む絶縁膜を用いる構成とする
ことができる。
【００１２】また、上記積層構造として、上層膜にプラ
ズマＳｉＮｘ、下層膜にＳｉ系酸化膜を用いる構成とす
ることができる。
ズマＳｉＮｘ、下層膜にＳｉ系酸化膜を用いる構成とす
ることができる。
【００１３】また、接続孔側壁端辺において少なくとも
２本以上の辺で形成される接続孔構造を有する構成とす
ることができる。
２本以上の辺で形成される接続孔構造を有する構成とす
ることができる。
【００１４】本発明の半導体装置の製造方法は、導電部
間の接続孔を形成する工程を有する接続構造の形成方法
において、上部導電部と電気的接続を得る下地材との接
触接続孔部面積を接続孔上部の開口面積より小さく形成
するとともに、層間絶縁膜を２層以上の組成の異なる膜
の多層構造としかつ、該２層以上の組成の異なる膜の多
層構造を、 上層膜のエッチング速度＜下層膜のエッチング速度 の関係を有する積層構造とすることを特徴とする半導体
装置の製造方法である。
間の接続孔を形成する工程を有する接続構造の形成方法
において、上部導電部と電気的接続を得る下地材との接
触接続孔部面積を接続孔上部の開口面積より小さく形成
するとともに、層間絶縁膜を２層以上の組成の異なる膜
の多層構造としかつ、該２層以上の組成の異なる膜の多
層構造を、 上層膜のエッチング速度＜下層膜のエッチング速度 の関係を有する積層構造とすることを特徴とする半導体
装置の製造方法である。
【００１５】この場合、電子回路として、ゲートアレイ
の配線回路を有する半導体装置に好ましく適用できる。
の配線回路を有する半導体装置に好ましく適用できる。
【００１６】本発明では、例えば、層間絶縁膜成膜工程
において、組成の異なる絶縁膜を２層以上の多層膜の積
層構造として、各絶縁膜とエッチングガスとの反応差、
エッチング速度の差を利用することで接続孔形状を尻す
ぼみ型にし、例えばＹ字型にし、その目的を達すること
が可能となる。
において、組成の異なる絶縁膜を２層以上の多層膜の積
層構造として、各絶縁膜とエッチングガスとの反応差、
エッチング速度の差を利用することで接続孔形状を尻す
ぼみ型にし、例えばＹ字型にし、その目的を達すること
が可能となる。
【００１７】
【作用】本発明によれば、接続孔の形成途中まで接続孔
形状をテーパ化させその後垂直加工する、もしくはテー
パ形状と垂直形状の接続形状とすることで、合わせずれ
が生じても所望の電気接続部に接続孔を開口することが
できる。その達成方法として、層間絶縁膜を組成の異な
る（エッチング速度の異なる）絶縁膜の２層以上の多層
膜の積層構造とすることによる。
形状をテーパ化させその後垂直加工する、もしくはテー
パ形状と垂直形状の接続形状とすることで、合わせずれ
が生じても所望の電気接続部に接続孔を開口することが
できる。その達成方法として、層間絶縁膜を組成の異な
る（エッチング速度の異なる）絶縁膜の２層以上の多層
膜の積層構造とすることによる。
【００１８】その際、上層膜のエッチング速度は下層膜
のそれより遅い絶縁膜を使用する。テーパ化させる箇所
の絶縁膜には、特に例えばＨ原子の含有率が高い材料を
用い、エッチング時にフロロカーボン系堆積物の生成を
促進させる方法を用いることができる。このようにした
場合のテーパ形状のメカニズムは、 ＣＦｘ ＋ Ｈ → Ｃ（堆積） ＋ ＨＦ（排気除去） の作用があり、この態様の場合、Ｈの供給を被エッチン
グ物である層間絶縁膜から供給しようというわけであ
る。
のそれより遅い絶縁膜を使用する。テーパ化させる箇所
の絶縁膜には、特に例えばＨ原子の含有率が高い材料を
用い、エッチング時にフロロカーボン系堆積物の生成を
促進させる方法を用いることができる。このようにした
場合のテーパ形状のメカニズムは、 ＣＦｘ ＋ Ｈ → Ｃ（堆積） ＋ ＨＦ（排気除去） の作用があり、この態様の場合、Ｈの供給を被エッチン
グ物である層間絶縁膜から供給しようというわけであ
る。
【００１９】
【実施例】以下本発明の実施例について、具体的に説明
する。但し、本発明は、以下の実施例により限定を受け
るものではない。
する。但し、本発明は、以下の実施例により限定を受け
るものではない。
【００２０】実施例１ この実施例は、接続孔形成部の配線に合わせ余裕がなく
ても安定した電気的接続が得られる接続孔構造の形成方
法及びこれを用いた半導体デバイス装置プロセスを提供
するものである。
ても安定した電気的接続が得られる接続孔構造の形成方
法及びこれを用いた半導体デバイス装置プロセスを提供
するものである。
【００２１】本実施例においては、図１に示すように、
導電部間の接続孔１（図１（ｂ））を形成する工程を有
する接続構造の形成方法において、上部導電部と電気的
接続を得る下地材４，５との接触接続孔部面積Ｓ1 を接
続孔上部の開口面積Ｓ2 より小さく形成するとともに、
層間絶縁膜を２層以上の組成の異なる膜２，３の多層構
造としかつ、該２層以上の組成の異なる膜の多層構造
を、 上層膜２のエッチング速度＜下層膜３のエッチング速度 の関係を有する積層構造とする。
導電部間の接続孔１（図１（ｂ））を形成する工程を有
する接続構造の形成方法において、上部導電部と電気的
接続を得る下地材４，５との接触接続孔部面積Ｓ1 を接
続孔上部の開口面積Ｓ2 より小さく形成するとともに、
層間絶縁膜を２層以上の組成の異なる膜２，３の多層構
造としかつ、該２層以上の組成の異なる膜の多層構造
を、 上層膜２のエッチング速度＜下層膜３のエッチング速度 の関係を有する積層構造とする。
【００２２】ここで、積層構造を構成する膜２，３の材
質が、堆積とエッチングとの競合反応を行うものであ
る。
質が、堆積とエッチングとの競合反応を行うものであ
る。
【００２３】この積層構造として、上層膜２に少なくと
もＨ原子を１つ以上含む絶縁膜を用いる。
もＨ原子を１つ以上含む絶縁膜を用いる。
【００２４】具体的には本実施例では、上層膜２にプラ
ズマＳｉＮｘ、下層膜３にＳｉ系酸化膜（特にＰ−ＴＥ
ＯＳ−ＳｉＯ2 膜）を用いる。
ズマＳｉＮｘ、下層膜３にＳｉ系酸化膜（特にＰ−ＴＥ
ＯＳ−ＳｉＯ2 膜）を用いる。
【００２５】また本実施例では、接続孔１の側壁端辺に
おいて、少なくとも２本以上の辺で形成される接続孔構
造を有する構成とする。
おいて、少なくとも２本以上の辺で形成される接続孔構
造を有する構成とする。
【００２６】本実施例は、上記のような接続孔構造の形
成手段を用いて半導体装置を製造するものであって、上
部導電部と電気的接続を得る下地材４，５との接触接続
孔部面積Ｓ1 を接続孔上部の開口面積Ｓ2 より小さく形
成するとともに、層間絶縁膜を２層以上の組成の異なる
膜２，３の多層構造としかつ、この多層構造を、 上層膜２のエッチング速度＜下層膜３のエッチング速度 の関係を有する積層構造としたものである。
成手段を用いて半導体装置を製造するものであって、上
部導電部と電気的接続を得る下地材４，５との接触接続
孔部面積Ｓ1 を接続孔上部の開口面積Ｓ2 より小さく形
成するとともに、層間絶縁膜を２層以上の組成の異なる
膜２，３の多層構造としかつ、この多層構造を、 上層膜２のエッチング速度＜下層膜３のエッチング速度 の関係を有する積層構造としたものである。
【００２７】ここで、本実施例では、電子回路として、
ゲートアレイの配線回路を有する半導体装置を形成す
る。
ゲートアレイの配線回路を有する半導体装置を形成す
る。
【００２８】本実施例に使用したサンプルの断面構造を
図１（ａ）に示す。本実施例では、Ｓｉ基板上にＡｌス
パッタ装置にて、配線材５としてＡｌ系材料特にＡｌＣ
ｕ、更に反射防止膜４としてＴｉＮを順次成膜し、レジ
ストパターニング後ドライエッチングにて配線材５を加
工した。その後マグネトロン型ＣＶＤ装置にて、下層膜
３としてＰ−ＴＥＯＳを成膜し、平坦化した。その上層
に同装置にて、上層膜２としてＰ−ＳｉＮｘを成膜し、
ｉ線レジストにて０．５μｍ径の接続孔形成パターンＭ
１をパターニングしたものである。
図１（ａ）に示す。本実施例では、Ｓｉ基板上にＡｌス
パッタ装置にて、配線材５としてＡｌ系材料特にＡｌＣ
ｕ、更に反射防止膜４としてＴｉＮを順次成膜し、レジ
ストパターニング後ドライエッチングにて配線材５を加
工した。その後マグネトロン型ＣＶＤ装置にて、下層膜
３としてＰ−ＴＥＯＳを成膜し、平坦化した。その上層
に同装置にて、上層膜２としてＰ−ＳｉＮｘを成膜し、
ｉ線レジストにて０．５μｍ径の接続孔形成パターンＭ
１をパターニングしたものである。
【００２９】図１（ａ）のサンプルをマグネトロン型エ
ッチャーを用いて、以下の条件にてエッチングを行っ
た。
ッチャーを用いて、以下の条件にてエッチングを行っ
た。
【００３０】 絶縁膜エッチング条件 ガス ＣＨＦ3 ／ＣＦ4 ／Ａｒ＝５０／１０／１５０ｓｃｃｍ 圧力 ３０Ｐａ ＲＦ−バイアス １０００Ｗ Ｂ−フィールド ６．５Ｔ
【００３１】その結果、図１（ｂ）のような、接続孔１
の上部の開口面積Ｓ2 が、下底の接触接続孔部面積Ｓ1
より大きい構造、特にここでは図示した構造のようなＹ
字型の接続孔１の構造が得られた。ここで、Ｓｉ系酸化
物（下層膜３をなすＰ−ＴＥＯＳ）はＣＦ系のガスを用
いてエッチング加工するため、Ｈ原子を含む膜（上層膜
２をなすＰ−ＳｉＮ）をエッチング中は局所的にＦ／Ｃ
比が低下し、堆積とエッチングとの競合において、堆積
が勝る状態（デポリッチな状態）になる。このことは接
続孔１の形状をテーパ化させる要因となる。
の上部の開口面積Ｓ2 が、下底の接触接続孔部面積Ｓ1
より大きい構造、特にここでは図示した構造のようなＹ
字型の接続孔１の構造が得られた。ここで、Ｓｉ系酸化
物（下層膜３をなすＰ−ＴＥＯＳ）はＣＦ系のガスを用
いてエッチング加工するため、Ｈ原子を含む膜（上層膜
２をなすＰ−ＳｉＮ）をエッチング中は局所的にＦ／Ｃ
比が低下し、堆積とエッチングとの競合において、堆積
が勝る状態（デポリッチな状態）になる。このことは接
続孔１の形状をテーパ化させる要因となる。
【００３２】連続して下層膜３（Ｐ−ＴＥＯＳ膜）のエ
ッチングに移る。このとき、通常のＰ−ＴＥＯＳエッチ
ング条件を用いていること、及び組成的に堆積（デポ）
雰囲気が過剰となることもないことにより、垂直にエッ
チングが進んでいく。以上の反応メカニズムの結果、最
終的に図１（ｂ）に示すように断面Ｙ字型に形成された
接続孔１が得られるわけである。
ッチングに移る。このとき、通常のＰ−ＴＥＯＳエッチ
ング条件を用いていること、及び組成的に堆積（デポ）
雰囲気が過剰となることもないことにより、垂直にエッ
チングが進んでいく。以上の反応メカニズムの結果、最
終的に図１（ｂ）に示すように断面Ｙ字型に形成された
接続孔１が得られるわけである。
【００３３】この結果、合わせずれＤが生じても図１
（ｂ）に示すよう、所望の接続箇所に接続孔を形成する
ことが可能となった。
（ｂ）に示すよう、所望の接続箇所に接続孔を形成する
ことが可能となった。
【００３４】上述のように、本実施例によれば、配線部
におけるレジストパターニングずれＤを考慮することな
しに接続孔の開口が可能となり、配線ピッチを最小に設
定できることから配線の集積度を向上できる。これは、
上記のように、エッチング特性の異なる膜の組み合わせ
によって達成でき、特別なエッチング技術を開発する必
要がないことから、プロセスの単純化が可能となる。
におけるレジストパターニングずれＤを考慮することな
しに接続孔の開口が可能となり、配線ピッチを最小に設
定できることから配線の集積度を向上できる。これは、
上記のように、エッチング特性の異なる膜の組み合わせ
によって達成でき、特別なエッチング技術を開発する必
要がないことから、プロセスの単純化が可能となる。
【００３５】実施例２ 実施例１に用いたサンプルについて、更に層間絶縁膜
（Ｐ−ＴＥＯＳ／Ｐ−ＳｉＮ）をダブル構造としたサン
プルを使用した。即ちここでは、図２に示すように、第
１の上層膜２１、下層膜３１構造と、更にその下に第２
の上層膜２２、下層膜３２構造を具備せしめた構造とし
た。具体的には、Ｐ−ＴＥＯＳ／Ｐ−ＳｉＮ／Ｐ−ＴＥ
ＯＳ／Ｐ−ＳｉＮ構造である。実施例１と同エッチング
条件にて接続孔１１，１２を形成した。
（Ｐ−ＴＥＯＳ／Ｐ−ＳｉＮ）をダブル構造としたサン
プルを使用した。即ちここでは、図２に示すように、第
１の上層膜２１、下層膜３１構造と、更にその下に第２
の上層膜２２、下層膜３２構造を具備せしめた構造とし
た。具体的には、Ｐ−ＴＥＯＳ／Ｐ−ＳｉＮ／Ｐ−ＴＥ
ＯＳ／Ｐ−ＳｉＮ構造である。実施例１と同エッチング
条件にて接続孔１１，１２を形成した。
【００３６】 絶縁膜エッチング条件 ガス ＣＨＦ3 ／ＣＦ4 ／Ａｒ＝５０／１０／１５０ｓｃｃｍ 圧力 ３０Ｐａ ＲＦ−バイアス １０００Ｗ Ｂ−フィールド ６．５Ｔ
【００３７】本構造の採用により、テーパ部の占有率が
高くなるためよりなだらかな接続孔を形成可能となっ
た。このことにより、良好なメタルプラグの埋め込み形
状が得られかつ、合わせずれが生じても良好な電気的接
触が得られる接続孔が得られた。
高くなるためよりなだらかな接続孔を形成可能となっ
た。このことにより、良好なメタルプラグの埋め込み形
状が得られかつ、合わせずれが生じても良好な電気的接
触が得られる接続孔が得られた。
【００３８】実施例３ この実施例では、図１（ａ）のサンプルを用い、図１
（ｂ）のような接続構造を得るようにしたが、ここでは
実施例１と異なり、上層膜２と下層膜３とのエッチング
条件を変えるようにした。
（ｂ）のような接続構造を得るようにしたが、ここでは
実施例１と異なり、上層膜２と下層膜３とのエッチング
条件を変えるようにした。
【００３９】即ちここでは、上層膜２についてはテーパ
状になるエッチング条件とし、下層膜３については、そ
れと異なるエッチング条件を用いて真直な口が形成され
る条件とした。
状になるエッチング条件とし、下層膜３については、そ
れと異なるエッチング条件を用いて真直な口が形成され
る条件とした。
【００４０】具体的にはここでは、絶縁膜（Ｐ−ＳｉＮ
から成る上層膜２と、Ｐ−ＴＥＯＳ−ＳｉＯ2 から成る
下層膜３との積層絶縁膜）を、各膜２，３について下記
条件でエッチングした。 上層膜（Ｐ−ＳｉＮ膜）エッチング条件 ガス Ｃ4 Ｆ8 ／Ａｒ＝５０／１００ｓｃｃｍ 圧力 ３０Ｐａ ＲＦ−バイアス ８００Ｗ Ｂ−フィールド ６．５Ｔ 下層膜（Ｐ−ＴＥＯＳ膜）エッチング条件 ガス Ｃ4 Ｆ8 ／ＣＯ＝２０／８０ｓｃｃｍ 圧力 ２０Ｐａ ＲＦ−バイアス １０００Ｗ Ｂ−フィールド ６．５Ｔ ここで、下層膜３のエッチング用のガスとして上記のよ
うにＣＯを使うと、垂直形状が得られ、かつカーボンリ
ッチな反応膜（堆積膜）を生成することにより、下地Ｓ
ｉとの選択比がとりやすくなる。その他については、実
施例１と同様とした。
から成る上層膜２と、Ｐ−ＴＥＯＳ−ＳｉＯ2 から成る
下層膜３との積層絶縁膜）を、各膜２，３について下記
条件でエッチングした。 上層膜（Ｐ−ＳｉＮ膜）エッチング条件 ガス Ｃ4 Ｆ8 ／Ａｒ＝５０／１００ｓｃｃｍ 圧力 ３０Ｐａ ＲＦ−バイアス ８００Ｗ Ｂ−フィールド ６．５Ｔ 下層膜（Ｐ−ＴＥＯＳ膜）エッチング条件 ガス Ｃ4 Ｆ8 ／ＣＯ＝２０／８０ｓｃｃｍ 圧力 ２０Ｐａ ＲＦ−バイアス １０００Ｗ Ｂ−フィールド ６．５Ｔ ここで、下層膜３のエッチング用のガスとして上記のよ
うにＣＯを使うと、垂直形状が得られ、かつカーボンリ
ッチな反応膜（堆積膜）を生成することにより、下地Ｓ
ｉとの選択比がとりやすくなる。その他については、実
施例１と同様とした。
【００４１】以上、本発明を３つの実施例に基づいて説
明してきたが、本発明は当然のことながら上記実施例に
限定されるものではなくエッチングの条件、装置構成、
サンプル構造等本発明の手法を逸脱しない範囲で適宜変
更可能なことは言うまでもない。
明してきたが、本発明は当然のことながら上記実施例に
限定されるものではなくエッチングの条件、装置構成、
サンプル構造等本発明の手法を逸脱しない範囲で適宜変
更可能なことは言うまでもない。
【図１】 実施例１を説明する図であるとともに、本発
明の概念を示すものであり、本発明の接続孔構造の基本
構造を示す。
明の概念を示すものであり、本発明の接続孔構造の基本
構造を示す。
【図２】 実施例２を説明する図であり、本発明の接続
孔構造をダブル構造とすることで埋め込み特性を向上さ
せうる構造図を示す。
孔構造をダブル構造とすることで埋め込み特性を向上さ
せうる構造図を示す。
【図３】 従来技術の概念図であり、合わせずれが生じ
ても配線幅を接続孔が形成される箇所のみ広くとってあ
る配線パターン図である。
ても配線幅を接続孔が形成される箇所のみ広くとってあ
る配線パターン図である。
１，１１，１２ 接続孔 ２ 上層膜（Ｐ−ＳｉＮ膜） ３ 下層膜（Ｐ−ＴＥＯＳ膜） ４ 反射防止膜（ＴｉＮ） ５ 配線材（ＡｌＣｕ） Ｍ レジストマスク Ｍ１ 接続孔形成パターン（レジストマスクの開口）
Claims (7)
- 【請求項１】導電部間の接続孔を形成する工程を有する
接続構造の形成方法において、 上部導電部と電気的接続を得る下地材との接触接続孔部
面積を接続孔上部の開口面積より小さく形成するととも
に、 層間絶縁膜を２層以上の組成の異なる膜の多層構造と
し、かつ、該２層以上の組成の異なる膜の多層構造を、 上層膜のエッチング速度＜下層膜のエッチング速度 の関係を有する積層構造とすることを特徴とする接続構
造の形成方法。 - 【請求項２】積層構造を構成する膜の材質が、堆積とエ
ッチングとの競合反応を行うものであることを特徴とす
る請求項１に記載の接続構造の形成方法。 - 【請求項３】上記積層構造として、上層膜に少なくとも
Ｈ原子を１つ以上含む絶縁膜を用いることを特徴とする
請求項１に記載の接続構造の形成方法。 - 【請求項４】上記積層構造として、上層膜をプラズマＳ
ｉＮｘ、下層膜をＳｉ系酸化膜としたことを特徴とする
請求項１に記載の接続構造の形成方法。 - 【請求項５】接続孔側壁端辺において少なくとも２本以
上の辺で形成される接続孔構造を有することを特徴とす
る請求項１に記載の接続構造の形成方法。 - 【請求項６】導電部間の接続孔を形成する工程を有する
接続構造の形成方法において、 上部導電部と電気的接続を得る下地材との接触接続孔部
面積を接続孔上部の開口面積より小さく形成するととも
に、層間絶縁膜を２層以上の組成の異なる膜の多層構造
とし、かつ、該２層以上の組成の異なる膜の多層構造
を、 上層膜のエッチング速度＜下層膜のエッチング速度 の関係を有する積層構造とすることを特徴とする半導体
装置の製造方法。 - 【請求項７】電子回路として、ゲートアレイの配線回路
を有する半導体装置であることを特徴とする請求項６に
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12640095A JPH08321542A (ja) | 1995-05-25 | 1995-05-25 | 接続構造の形成方法、及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12640095A JPH08321542A (ja) | 1995-05-25 | 1995-05-25 | 接続構造の形成方法、及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08321542A true JPH08321542A (ja) | 1996-12-03 |
Family
ID=14934222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12640095A Pending JPH08321542A (ja) | 1995-05-25 | 1995-05-25 | 接続構造の形成方法、及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08321542A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6482696B2 (en) | 2000-07-10 | 2002-11-19 | Samsung Electronics Co., Ltd. | Method of forming storage nodes in a DRAM |
| CN110896035A (zh) * | 2018-09-12 | 2020-03-20 | 长鑫存储技术有限公司 | 一种刻蚀方法 |
-
1995
- 1995-05-25 JP JP12640095A patent/JPH08321542A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6482696B2 (en) | 2000-07-10 | 2002-11-19 | Samsung Electronics Co., Ltd. | Method of forming storage nodes in a DRAM |
| CN110896035A (zh) * | 2018-09-12 | 2020-03-20 | 长鑫存储技术有限公司 | 一种刻蚀方法 |
| CN110896035B (zh) * | 2018-09-12 | 2021-09-21 | 长鑫存储技术有限公司 | 一种刻蚀方法 |
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