JP2006100503A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2006100503A
JP2006100503A JP2004283606A JP2004283606A JP2006100503A JP 2006100503 A JP2006100503 A JP 2006100503A JP 2004283606 A JP2004283606 A JP 2004283606A JP 2004283606 A JP2004283606 A JP 2004283606A JP 2006100503 A JP2006100503 A JP 2006100503A
Authority
JP
Japan
Prior art keywords
film
etching
semiconductor device
interlayer insulating
tin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004283606A
Other languages
English (en)
Other versions
JP4447419B2 (ja
Inventor
Masashige Morikazu
正成 盛一
Tsunaichi Konishi
綱一 小西
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Electronics Corp
Original Assignee
NEC Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Electronics Corp filed Critical NEC Electronics Corp
Priority to JP2004283606A priority Critical patent/JP4447419B2/ja
Priority to US11/235,309 priority patent/US7646096B2/en
Priority to CN201010583222.2A priority patent/CN102097365B/zh
Priority to CNA2005101133603A priority patent/CN1763944A/zh
Publication of JP2006100503A publication Critical patent/JP2006100503A/ja
Application granted granted Critical
Publication of JP4447419B2 publication Critical patent/JP4447419B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226Via connections in a multilevel interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

【課題】Al含有金属膜上の反射防止膜と導電プラグとのコンタクト性に優れる半導体装置を製造安定性よく提供する。
【解決手段】
半導体装置は、半導体基板と、半導体基板の上部に設けられている層間縁膜101と、この層間絶縁膜101上に設けられており、Ti膜105と、TiN膜107と、AlCu膜109と、Ti膜111およびTiN膜113と、エッチング調整膜115と、が順に積層されてなる積層体と、を備える。半導体装置は、層間絶縁膜101および積層体上に設けられている層間絶縁膜103と、層間絶縁膜103およびエッチング調整膜115を貫通し、端面がTiN膜113中に位置しているTi膜117、TiN膜119およびW膜121からなる導電プラグと、を備える。
【選択図】 図1

Description

本発明は、半導体装置およびその製造方法に関する。
従来の半導体装置の製造方法としては、特許文献1および特許文献2に記載されたものがある。
これらの半導体装置の製造方法では、下層のアルミ配線上に反射防止膜を設け、この反射防止膜上に、エッチング時のストッパーとなるプラズマ窒化膜を形成し、このプラズマ窒化膜上に絶縁膜の層間膜を形成する。そして、絶縁膜にビアを形成する際に、絶縁膜とプラズマ窒化膜との間で選択比が取れる条件で第一のエッチングを行い、次に第2のエッチングにてプラズマ窒化膜をオーバーエッチングして反射防止膜を露出させたビア孔を形成する。
また、従来の半導体装置としては、特許文献3に記載されたものもある。図8は、特許文献3のコンタクトホール形成方法を説明するための図である。このコンタクトホール形成方法では、レジスト34をマスクとしてドライエッチングを行い、下部配線層26上の薄い膜厚のコンタクトホール形成領域Aにコンタクトホール36を形成するとともに、下部拡散層24上の厚い膜厚のコンタクトホール形成領域Bにコンタクトホール38を形成する。コンタクトホール38が形成される際には、層間絶縁膜32のみエッチングされるが、コンタクトホール36が形成される際には、層間絶縁膜32のみならず、エッチング遅延層28もエッチングされる。その後、図示しないが、レジスト34を除去し、ドライエッチングの後処理(洗浄等)を行う。
上記したコンタクトホール36、38を形成する際のドライエッチングとして、異方性エッチングの可能な反応性イオンエッチングを用いている。コンタクトホール36、38を形成する際には、横方向へのエッチングが進行しないように異方性エッチングで行うことが望ましいからである。しかしながら、異方性エッチングであるが故に、層間絶縁膜32(SiO2等)のみをエッチングして下部電極層(TiN、AlCu、Ti等)26をエッチングしないということは難しい。特許文献3によれば、この場合に、エッチング遅延層28を形成することは特に有用である旨記載されている。
特開2002−190520号公報 特開2000−235973号公報 特開2002−319620号公報
しかしながら、上記文献記載の従来技術は、以下の点で改善の余地を有していた。
第一に、特許文献1および特許文献2に記載された半導体装置の製造方法では、ビアを開口するエッチングを2回に分けて行うため、ビアを開口するための工程数および処理時間が増大し、生産性および製造安定性の面でさらなる改善の余地がある。
第二に、特許文献3に記載されたコンタクトホール形成方法では、レジスト34、層間絶縁膜32、エッチング遅延層28が順次エッチングされ、下部電極層26の上面に到達するコンタクトホールが形成される。ところが、コンタクトホールの底部に下部電極層26が露出する結果、エッチング後にコンタクトホール内部を薬液により有機洗浄する際、仮に下部電極層26を構成する材料がAlSiである場合には、たとえばAlが薬液に溶出することがあった。このように配線層の金属が薬液に溶出した場合、下部配線とコンタクトホール内に設けられるビアプラグとのコンタクト性の低下を引き起こすことがあった。
本発明は上記事情に鑑みてなされたものであり、その目的とするところは、Al含有金属膜上の反射防止膜と導電プラグとのコンタクト性に優れる半導体装置を製造安定性よく提供することにある。
本発明によれば、半導体基板と、半導体基板の上部に設けられており、アルミニウム含有金属膜と、反射防止膜と、エッチング調整膜と、が順に積層されてなる積層体と、積層体上に設けられている層間絶縁膜と、層間絶縁膜およびエッチング調整膜を貫通し、端面が反射防止膜中に位置している導電プラグと、を備える半導体装置が提供される。
この構成によれば、従来技術のようなエッチストッパ膜ではなく、エッチング調整膜を用いているため、層間絶縁膜およびエッチング調整膜を貫通し、一方の端部が反射防止膜の途中まで到達する開口部を、一段階のエッチングにより形成することができる。
また、この構成では、エッチングをエッチング調整膜の途中で止めずに、意図的に反射防止膜の途中までオーバーエッチングして開口部を形成することができる。このため、層間絶縁膜の膜厚ばらつきやエッチング条件のばらつきなどがあっても、確実に開口部の底面を反射防止膜に到達させることができる。すなわち、その後の導電プラグ形成工程で導電プラグの端面と反射防止膜との間に除去しきれなかったエッチング調整膜が残存することもない。その結果、開口部内に形成される導電プラグとアルミニウム含有金属膜上の反射防止膜とのコンタクト性が向上する。
さらに、この構成では、エッチング速度をエッチング調整膜で調整するため、開口部の底面が反射防止膜を貫通せず、開口部の底面を反射防止膜中に制御性よく位置させることができる。このため、その後のレジスト有機剥離工程でのAlの溶出が抑制される。よって、開口部内に形成される導電プラグとアルミニウム含有金属膜上の反射防止膜とのコンタクト性が向上する。
したがって、この構成によれば、Al含有金属膜上の反射防止膜と導電プラグとのコンタクト性に優れ、製造安定性よく製造可能な半導体装置が得られる。
また、本発明によれば、半導体基板の上部に、アルミニウム含有金属膜と、反射防止膜と、エッチング調整膜と、が順に積層されてなる積層体を形成する工程と、積層体上に層間絶縁膜を形成する工程と、層間絶縁膜、エッチング調整膜および反射防止膜を、同一のエッチングガスによりエッチングすることにより、層間絶縁膜およびエッチング調整膜を貫通し、反射防止膜中に端部が位置する開口部を形成する工程と、開口部内に導電膜を形成することにより、反射防止膜中に端面が位置している導電プラグを形成する工程と、を含む半導体装置の製造方法が提供される。
この方法によれば、従来技術のようなエッチストッパ膜ではなく、エッチング調整膜を用いているため、層間絶縁膜およびエッチング調整膜を貫通し、一方の端部が反射防止膜の途中まで到達する開口部を、一段階のエッチングにより形成することができる。
また、この方法では、エッチングをエッチング調整膜の途中で止めずに、意図的に反射防止膜の途中までオーバーエッチングして開口部を形成することができる。このため、層間絶縁膜の膜厚ばらつきやエッチング条件のばらつきなどがあっても、確実に開口部の底面を反射防止膜に到達させることができる。すなわち、その後の導電プラグ形成工程で導電プラグの端面と反射防止膜との間に除去しきれなかったエッチング調整膜が残存することもない。その結果、開口部内に形成される導電プラグとアルミニウム含有金属膜上の反射防止膜とのコンタクト性が向上する。
さらに、この方法では、エッチング速度をエッチング調整膜で調整するため、開口部の底面が反射防止膜を貫通せず、開口部の底面を反射防止膜中に制御性よく位置させることができる。このため、その後のレジスト有機剥離工程でのAlの溶出が抑制される。よって、開口部内に形成される導電プラグとアルミニウム含有金属膜上の反射防止膜とのコンタクト性が向上する。
したがって、この方法によれば、Al含有金属膜上の反射防止膜と導電プラグとのコンタクト性に優れ、製造安定性よく製造可能な半導体装置が得られる。
本発明において、エッチング調整膜とは、エッチングにより形成される開口部の底面をエッチング調整膜内部でストップさせることはなく、エッチング調整膜を貫通する開口部を形成する際のエッチング速度を遅延させる機能を有する膜である。すなわち、エッチング調整膜は、反射防止膜上に設けられ、エッチング調整膜を貫通した開口部の底面が反射防止膜中に位置した状態でエッチングがストップするように、エッチング速度を調整する。すなわち、エッチング調整膜とは、エッチングストッパ膜とは異なる概念である。
本発明によれば、エッチングをエッチング調整膜の途中で止めずに、意図的に反射防止膜の途中までオーバーエッチングして開口部を形成するため、Al含有金属膜上の反射防止膜と導電プラグとのコンタクト性に優れる半導体装置が製造安定性よく得られる。
本発明に係る半導体装置において、反射防止膜の上面から導電プラグの端面までの深さは、反射防止膜の膜厚の1/10以上9/10以下とすることができる。
この構成によれば、エッチングをエッチング調整膜の途中で止めずに、意図的に反射防止膜の膜厚の1/10以上9/10以下の深さまでエッチングして開口部を形成することができるので、開口部の底面が反射防止膜に届かなかったり、反射防止膜を貫通してしまったりすることがなく、開口部の底面を反射防止膜中に制御性よく位置させることができる。このため、開口部内に形成される導電プラグとアルミニウム含有金属膜上の反射防止膜とのコンタクト性が向上する。
本発明に係る半導体装置において、エッチング調整膜は、SiON膜であってもよい。
この構成によれば、一般的に層間絶縁膜に用いられるSiO2膜などに比べて、SiON膜はエッチング速度が遅いため、SiON膜の膜厚を調整することにより、エッチング速度を精度よく調整することができる。
本発明に係る半導体装置において、上記積層体は、同層内に複数設けられており、複数の積層体に含まれるエッチング調整膜は、互いに連続した膜からなる構成とすることができる。
この構成によれば、開口部の幅とAl含有金属膜の幅とが略等しい場合におけるエッチング時に、Al含有金属膜の踏み外しマージンが増加するため、開口部の底部のサイズを大きくすることができる。また、Al含有金属膜の側面が開口部内に露出することを防ぐことができる。このため、開口部内に形成される導電プラグのVia抵抗が低下する。
本発明に係る半導体装置において、上記アルミニウム含有金属膜の側面および上記反射防止膜の側面にエッチング調整膜が設けられていてもよい。
この構成によれば、上記積層体のパターニングの際に、エッチングに時間を要するエッチング調整膜をエッチングしなくて済む。このため、半導体装置の製造工程が簡便になり、生産性が向上する。
本発明に係る半導体装置は、上記層間絶縁膜中に上記導電プラグと同一工程により形成された第二の導電プラグをさらに備え、上記導電プラグと前記第二の導電プラグとは、互いに長さが異なる構成とすることができる。
この構成によれば、エッチング調整膜の膜厚を調整することにより、導電プラグを形成するための開口部のエッチング速度を精度よく調整することができるため、2箇所を同一工程でエッチングしても、2本の異なる長さの開口部を形成することができる。このため、長さの異なる2本の導電プラグを製造安定性よく形成することができる。
本発明に係る半導体装置の製造方法において、上記エッチングガスは、Cy(xは4以上の実数、yは正の実数)の一般式で表されるフルオロカーボン系化合物を含むエッチングガスとすることができる。
この方法によれば、フルオロカーボン系化合物を含むエッチングガスは、エッチング速度は異なるとはいえ、層間絶縁膜、エッチング調整膜、反射防止膜のいずれもエッチング可能であるため、1段階のエッチングで上記開口部を形成することができる。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
<実施形態1>
図1は、実施の形態に係る半導体装置の一部を模式的に示した断面図である。
本実施形態に係る半導体装置は、半導体基板と、半導体基板の上部に、層間絶縁膜101と、この層間絶縁膜101上に設けられており、密着膜(Ti膜105およびTiN膜107)と、アルミニウム含有金属膜(AlCu膜109)と、反射防止膜(Ti膜111およびTiN膜113)と、エッチング調整膜115と、が順に積層されてなる積層体と、を備える。この半導体装置は、層間絶縁膜101および積層体上に設けられている層間絶縁膜103と、層間絶縁膜103およびエッチング調整膜115を貫通し、端面が反射防止膜(Ti膜111およびTiN膜113)中に位置している導電プラグ(Ti膜117、TiN膜119およびW膜121)と、を備える。
図2は、実施の形態に係る半導体装置の一部を図1よりも広い視野で模式的に示した断面図である。
本実施形態に係る半導体装置は、層間絶縁膜101の上に、密着膜(Ti膜105およびTiN膜107)と、アルミニウム含有金属膜(AlCu膜109)と、反射防止膜(Ti膜111およびTiN膜113)と、エッチング調整膜115と、が順に積層されてなる積層体を複数備える。この半導体装置は、それぞれの積層体に対応して、層間絶縁膜101および積層体上に設けられている層間絶縁膜103と、層間絶縁膜103およびエッチング調整膜115を貫通し、一方の端部が反射防止膜(Ti膜111およびTiN膜113)に埋設されている導電プラグ(Ti膜117、TiN膜119およびW膜121)も、2本備える。
ここで、エッチング調整膜115とは、エッチングストッパ膜とは異なる概念である。すなわち、エッチング調整膜115とは、エッチングにより形成される開口部の先端部を膜内部でストップさせることはなく、エッチング調整膜115を貫通する開口部を形成する際のエッチング速度を遅延させる機能を有する膜である。
本実施形態に係る半導体装置の製造方法について、以下説明する。
図4は、実施の形態に係る半導体装置の製造方法を説明するための工程断面図である。まず、半導体基板(不図示)の上部に、SiO2膜からなる層間絶縁膜101を形成する。次いで、層間絶縁膜101上に、Ti膜105、TiN膜107、AlCu膜109、Ti膜111、TiN膜113、エッチング調整膜115を順に積層する。そして、エッチング調整膜115上にレジスト141a、141bを形成する(図4(a))。
次いで、レジスト141a、141bをマスクとして、Ti膜105、TiN膜107、AlCu膜109、Ti膜111、TiN膜113、エッチング調整膜115をエッチング処理することによりパターニングし、これらの膜からなる積層体を形成する。そして、レジスト141a、141bを除去する(図4(b))。
続いて、層間絶縁膜101および上記積層体の上に層間絶縁膜103を形成する。そして、層間絶縁膜103上にレジスト(不図示)を形成し、このレジストをマスクとして、層間絶縁膜103、エッチング調整膜115a、115bおよびTiN膜113a、113bをエッチングして、開口部143a、145bを形成する(図4(c))。この際、開口部143a、145bの先端部は、TiN膜113a、113bの途中でストップするように調整する。
さらに、こうして形成された開口部143a、145b内をアルゴンプラズマで処理してエッチング残渣を除去し、バリアメタル膜(Ti膜117a、117bおよびTiN膜119a、119b)をスパッタリングにより形成する。さらに、バリアメタル膜上にCVD法によりタングステン膜121a、121bを形成し、層間絶縁膜103の上部の余分なTi膜117a、117b、TiN膜119a、119bおよびタングステン膜121a、121bをCMP(化学機械研磨)法により除去して平坦化する(図4(d))。
このとき、エッチングガスとしては、Cy(xは4以上の実数、yは正の実数)の一般式で表されるフルオロカーボン系化合物を含むエッチングガスを用いる。これらのエッチングガスは、エッチング速度(エッチングレート)は異なるが、いずれも層間絶縁膜103、エッチング調整膜115およびTiN膜113をエッチングすることができる。また、開口部143a、145bを形成する際には、両方の開口部143a、145bを同一のエッチングガスにより、一段階でエッチングする。
また、エッチング調整膜115は、エッチングレートがSiO2よりも低下する(SiO2膜との間で充分な選択比が取れる)材料からなる膜であればよいが、例えばSiとNまたはCを含む膜を用いることができる。より具体的には、SiON、SiN、SiC、SiCNを含む膜を好適に用い得る。これらの中でも、SiON膜を用いると、エッチング調整膜115をエッチングする際の寸法精度が良好であり、加工性に優れる。
また、エッチング調整膜115a、115bの厚さおよび材料は、層間絶縁膜103の膜厚ばらつきやエッチング条件のばらつきなどがあっても開口部143a、145bの底面がTiN膜113中においてストップするように決定される。すなわち、開口部143a、145b(Via)をプラズマエッチングする際における開口部143a、145b内のSiO2/SiON選択比から、エッチング調整膜115の膜厚を決定することができる。この際、エッチング調整膜115の膜厚を固定して層間絶縁膜103の膜厚ばらつきを吸収できるように、選択比を調整してもよい。例えば、エッチングガスとして、C48/(CO)/Ar/O2ガスを用いる場合、選択比はO2流量や、C48流量、またはウェハー温度を調整することで選択比を効果的に変化させることが可能である。
ここで選択されるエッチング調整膜115a、115bの膜厚およびエッチング選択比は、開口部143a、145bエッチング時に開口部143a、145bの先端部がエッチング調整膜115を貫通するような膜厚およびエッチング選択比を選択する。例えばSiON膜からなるエッチング調整膜の膜厚が35nmの場合に、SiO2とSiON膜との選択比を15程度に設定することで最大500nmの層間絶縁膜103の膜厚バラツキを吸収することができる。
エッチング調整膜115の厚さは、必要に応じて適宜決定され、特に限定されないが、好ましくは10nm以上50nm以下である。具体的には、例えば35nmとする。この範囲内の膜厚であれば、開口部(Via)のエッチングを、Siの絶縁化合物からなるエッチング調整膜115a、115b中で停止させずに、TiN膜113a、113b中にまでオーバーエッチすることができる。このため、TiN膜113a、113bが確実に露出するようにすることができる。このように意図的にオーバーエッチすることにより、エッチング調整膜115は開口部143a、145b内からエッチング除去され、開口部143a、145b内のいずれにおいても、AlCu膜109a、109b上のTi膜111a、111bのさらに上のTiN膜113a、113bを露出させ得る。
TiN膜113a、113bの膜厚は、必要に応じて適宜決定され、特に限定されないが、好ましくは10nm以上200nm以下であり、具体的には、例えば75nmである。この範囲内の膜厚であれば、開口部143a、145bの底面をTiN膜113a、113b中でストップさせることができる。また、その後のレジストの有機剥離工程において、Alの溶け出しを充分に抑制できる。
Ti膜111a、111bはなくてもよいが、Ti膜111a、111bを設ける場合の膜厚は、好ましくは5nm以上50nm以下であり、具体的には、例えば20nmである。この範囲内の膜厚であれば、開口部143a、145bの底面がTiN膜113a、113b底面の近傍に位置する場合にも、その後のレジストの有機剥離工程において、Alの溶け出しを充分に抑制できる。
さらに、TiN膜113a、113bの膜厚が55nmの場合には、開口部143a、145bの先端部のTiN膜113a、113b内への埋め込み深さは、必要に応じて適宜決定され、特に限定されないが、例えば5nm(膜厚の約1/10)以上50nm(膜厚の約9/10)以下であり、具体的には10nm以上30nm以下である。この範囲内の埋め込み深さであれば、充分な埋め込み深さの制御マージンがあるため、多少エッチング条件がばらついても、確実にTiN膜113a、113b内で開口部143a、145bの先端部を止めることができる。
本実施形態に係る半導体装置の作用効果について、以下説明する。
本実施形態の半導体装置によれば、Al含有金属膜上の反射防止膜と導電プラグとのコンタクト性に優れる半導体装置が製造安定性よく得られる。すなわち、この半導体装置によれば、Al含有金属膜109上の反射防止膜(Ti膜111およびTiN膜113)のさらに上に、SiON、SiN、SiC、SiCNのようなNやCを含むSiの絶縁化合物からなるエッチング調整膜115を設けることにより、開口部(Via)のドライエッチング時に開口部143a、145b内のエッチレートを選択的に低下させ、TiN残膜の厚さを安定して制御することができる。このため、層間絶縁膜103の膜厚ばらつきやエッチング条件のばらつきなどが生じても、開口部143a、145bは、層間絶縁膜103、エッチング調整膜115を貫通し、TiN膜113の途中で止まるように制御することができる。その結果、レジスト有機剥離の際にもAlの溶け出しは生じず、導電プラグとAl含有金属膜109の上部のTiN膜113とのコンタクト性は向上する。
一方、図7は、特にエッチング調整膜を設けないVia形成プロセスを説明するための図である。このプロセスでは、図7(a)に示すように、第一の層間絶縁膜1001の上に、Ti膜1005、TiN膜1007、AlCu膜1009、TiN膜1013が順に積層されてなる積層体が設けられている。そして、この積層体および第一の層間絶縁膜1001の上に第二の層間絶縁膜1003が設けられている。そして、この第二の層間絶縁膜1003およびTiN膜1013をエッチングにより除去して開口部1043を形成する。次に、図7(b)に示すように、開口部1043内部を有機洗浄する。この際、開口部1043の底部のAlCu膜1009からAlが溶け出してしまう現象が生じる。
そのため、Alの溶け出しを充分に抑制するには、Viaドライエッチ後のTiN残膜を安定且つ充分に確保することが求められる。しかし、ドライエッチ工程の際にはどうしてもエッチング精度のばらつきが生じるため、TiN残膜を充分に確保することが困難である。このため、TiN残膜を充分に確保することができない場合、その後のレジストの有機剥離工程でAlの溶け出しが生じやすく、タングステン膜のCVDによる成長時にTiアタッキング、異物の発生など開口部がオープン不良となる原因を誘発しやすい。
また、特にエッチング調整膜を設けない場合であっても、エッチング条件を厳格に調整することなどにより、TiN膜を残してViaを形成することができる場合もある。しかし、Alの溶け出しを充分に抑制するには、Viaドライエッチ後のTiN残膜を安定且つ充分に確保することが求められ、ドライエッチ装置の高性能化や関連工程の管理を厳しくすることが必要である。このため、Al配線上のTiN膜の厚膜化、ドライエッチ装置の高性能化(TiN高選択比化)、関連工程の処理能力向上、CVD Ti/TiN装置の導入、Viaアスペクト比の低減などの対策が一般に採られる。
しかし、これらの対策は、Via抵抗の増加、投資増大、製造安定性低下、デバイス性能低下、設計制約増加を招く。
また、特許文献1、特許文献2、特許文献3においては、Al含有金属膜上の反射防止膜のさらに上にエッチングストッパ膜またはエッチング遅延膜を設けているが、反射防止膜の上面においてエッチングをストップさせることを意図しているため、意図的には反射防止膜内にオーバーエッチを行わない。このため、エッチング条件のばらつきや層間絶縁膜の膜厚ばらつきなどにより、エッチング深さが不充分となる場合がある。その結果、開口部内にエッチング除去されていないエッチングストッパ膜が残存し、導電プラグとAl含有金属膜上の反射防止膜とのコンタクト性が低下しやすい。
これに対して、本実施形態では、Al含有金属膜上の反射防止膜のさらに上にエッチング調整膜を設けて開口部のエッチング速度を調整し、反射防止膜中に開口部の底面が位置するように開口部のエッチング条件を制御する。このため、開口部の底面が反射防止膜に到達しなかったり、反射防止膜を貫通したりすることはない。よって、Al含有金属膜上の反射防止膜と導電プラグとのコンタクト性に優れる半導体装置が製造安定性よく得られる。
<実施形態2>
本実施形態に係る半導体装置は、互いに長さの異なる導電プラグが2本設けられている段違いビア構造を備える点を除いては、基本的に実施形態1に係る半導体装置と同様の構成を有する。図3は、実施の形態に係る半導体装置を模式的に示した断面図である。
本実施形態に係る半導体装置は、半導体基板と、半導体基板の上部に、層間絶縁膜101と、この層間絶縁膜101上に設けられており、密着膜(Ti膜105cおよびTiN膜107c)と、アルミニウム含有金属膜(AlCu膜109c)と、反射防止膜(Ti膜111cおよびTiN膜113c)と、エッチング調整膜115cと、が順に積層されてなる積層体と、を備える。この半導体装置は、層間絶縁膜101および積層体上に設けられている層間絶縁膜103と、層間絶縁膜103およびエッチング調整膜115を貫通し、端面が反射防止膜(Ti膜111cおよびTiN膜113c)中に位置している導電プラグ(Ti膜117c、TiN膜119cおよびW膜121c)と、を備える。
また、本実施形態に係る半導体装置は、層間絶縁膜103中に導電プラグ(Ti膜117c、TiN膜119cおよびW膜121c)と同一工程により形成された第二の導電プラグ(Ti膜117d、TiN膜119dおよびW膜121d)をさらに備える。また、導電プラグ(Ti膜117c、TiN膜119cおよびW膜121c)と第二の導電プラグ(Ti膜117d、TiN膜119dおよびW膜121d)とは、互いに長さが異なる。さらに、本実施形態に係る半導体装置は、層間絶縁膜101中にさらに第三の導電プラグ(Ti膜117e、TiN膜119eおよびW膜121e)を備える。第二の導電プラグ(Ti膜117d、TiN膜119dおよびW膜121d)の下面は、第三の導電プラグ(Ti膜117e、TiN膜119eおよびW膜121e)の上面に接続している。
本実施形態に係る半導体装置の製造方法について、以下説明する。
図5は、実施の形態に係る半導体装置の製造方法を説明するための工程断面図である。まず、半導体基板(不図示)の上部に、SiO2膜からなる層間絶縁膜101を形成する。次いで、層間絶縁膜101上にレジスト(不図示)を形成し、このレジストをマスクとして層間絶縁膜101をエッチングして開口部を形成する。
さらに、こうして形成された開口部内をアルゴンプラズマで処理してエッチング残渣を除去し、バリアメタル膜(Ti膜117eおよびTiN膜119e)をスパッタリングにより形成する。さらに、バリアメタル膜上にCVD法によりタングステン膜121eを形成し、層間絶縁膜101の上部の余分なTi膜117e、TiN膜119eおよびタングステン膜121eをCMP(化学機械研磨)法により除去して平坦化する。こうして、層間絶縁膜101中に導電プラグ(Ti膜117e、TiN膜119eおよびタングステン膜121e)が形成される。
次いで、層間絶縁膜101上に、Ti膜105、TiN膜107、AlCu膜109、Ti膜111、TiN膜113、エッチング調整膜115を順に積層する。そして、エッチング調整膜115上にレジスト141cを形成する(図5(a))。
次いで、レジスト141cをマスクとして、Ti膜105、TiN膜107、AlCu膜109、Ti膜111、TiN膜113、エッチング調整膜115をエッチング処理することによりパターニングし、これらの膜からなる積層体を形成する。そして、レジスト141cを除去する(図5(b))。
続いて、層間絶縁膜101および上記積層体の上に層間絶縁膜103を形成する。そして、層間絶縁膜103上にレジスト(不図示)を形成し、このレジストをマスクとして、層間絶縁膜103、エッチング調整膜115cおよびTiN膜113cをエッチングして、開口部143cを形成する。また、同一のエッチング工程により、層間絶縁膜103をエッチングして、開口部145eを形成する(図5(c))。
この際、開口部143cの先端部は、TiN膜113cの途中でストップするように調整する。また、開口部145eの先端部は、第三の導電プラグ(Ti膜117e、TiN膜119eおよびW膜121e)の上面に達し、この上面を露出させる。
さらに、こうして形成された開口部143c、145e内をアルゴンプラズマで処理してエッチング残渣を除去し、バリアメタル膜(Ti膜117c、117eおよびTiN膜119c、119e)をスパッタリングにより形成する。さらに、バリアメタル膜上にCVD法によりタングステン膜121c、121eを形成し、層間絶縁膜103の上部の余分なTi膜117c、117e、TiN膜119c、119eおよびタングステン膜121c、121eをCMP(化学機械研磨)法により除去して平坦化する(図5(d))。
このとき、エッチングガスとしては、開口部143cおよび開口部145eのいずれにおいても、Cy(xは4以上の実数、yは正の実数)の一般式で表されるフルオロカーボン系化合物を含むエッチングガスを用いる。これらのエッチングガスは、エッチング速度(エッチングレート)は異なるが、いずれも層間絶縁膜103、エッチング調整膜115およびTiN膜113をエッチングすることができる。また、開口部143c、145eを形成する際には、両方の開口部143c、145eを同一のエッチングガスにより、同一工程により、一段階でエッチングする。
また、本実施形態でも、エッチング調整膜115cの厚さおよび材料は、層間絶縁膜103の膜厚ばらつきやエッチング条件のばらつきなどがあっても開口部143cの底面がTiN膜113中においてストップするように決定される。また、エッチング調整膜115cの厚さおよび材料は、同一工程において、開口部143cの底面がTiN膜113中に到達した時点で、開口部145eの底面が第三の導電プラグ(Ti膜117e、TiN膜119eおよびW膜121e)の上面に達するように決定される。
すなわち、ここで選択されるエッチング調整膜115cの膜厚およびエッチング選択比は、開口部143cの先端部がエッチング調整膜115cを貫通するような膜厚およびエッチング選択比を選択する。例えばSiON膜からなるエッチング調整膜の膜厚が35nmの場合に、SiO2とSiON膜との選択比を20程度に設定することで最大700nmの層間絶縁膜103の膜厚バラツキを吸収することができる。例えば、エッチングガスとして、C48/(CO)/Ar/O2ガスを用いる場合、選択比はO2流量や、C48流量、またはウェハー温度を調整することで選択比をこの値に調整することが可能である。
エッチング調整膜115cの厚さは、必要に応じて適宜決定され、特に限定されないが、好ましくは10nm以上50nm以下である。具体的には、例えば35nmとする。この範囲内の膜厚であれば、開口部(Via)のエッチングを、開口部145eの底面が第三の導電プラグ(Ti膜117e、TiN膜119eおよびW膜121e)の上面に達する時点において、Siの絶縁化合物からなるエッチング調整膜115中で停止させずに、TiN膜113中にまでオーバーエッチすることができる。このため、TiN膜113cが確実に露出するようにすることができる。このように意図的にオーバーエッチすることにより、エッチング調整膜115は開口部143a、145b内からエッチング除去され、開口部143a、145b内のいずれにおいても、AlCu膜109上のTi膜111のさらに上のTiN膜113を露出させ得る。
TiN膜113cの膜厚は、必要に応じて適宜決定され、特に限定されないが、好ましくは10nm以上200nm以下であり、具体的には、例えば75nmである。この範囲内の膜厚であれば、開口部145eの底面が第三の導電プラグ(Ti膜117e、TiN膜119eおよびW膜121e)の上面に達する時点において、開口部143cの底面をTiN膜113c中でストップさせることができる。また、その後のレジストの有機剥離工程において、Alの溶け出しを充分に抑制できる。
Ti膜111cはなくてもよいが、Ti膜111cを設ける場合の膜厚は、好ましくは5nm以上50nm以下であり、具体的には、例えば20nmである。この範囲内の膜厚であれば、開口部143cの底面がTiN膜113c底面の近傍に位置する場合にも、その後のレジストの有機剥離工程において、Alの溶け出しを充分に抑制できる。
さらに、TiN膜113cの膜厚が55nmの場合には、開口部143cの先端部のTiN膜113c内への埋め込み深さは、必要に応じて適宜決定され、特に限定されないが、例えば5nm(膜厚の1/10)以上50nm(膜厚の9/10)以下であり、具体的には10nm以上30nm以下である。この範囲内の埋め込み深さであれば、充分な埋め込み深さの制御マージンがあるため、多少エッチング条件がばらついても、確実にTiN膜113c内で開口部143cの先端部を止めることができる。
本実施形態に係る半導体装置の作用効果について、以下説明する。
本実施形態の半導体装置によれば、Al含有金属膜上の反射防止膜と導電プラグとのコンタクト性に優れる半導体装置が製造安定性よく得られる。すなわち、この半導体装置によれば、Al含有金属膜109c上の反射防止膜(Ti膜111cおよびTiN膜113c)のさらに上に、SiON、SiN、SiC、SiCNのようなNやCを含むSiの絶縁化合物からなるエッチング調整膜115cを設けることにより、開口部(Via)のドライエッチング時に開口部143c内のエッチレートを選択的に低下させ、TiN残膜の厚さを安定して制御することができる。
また、本実施形態では、SiON絶縁膜の膜厚は10nm以上50nm以下とすることにより、開口部(Via)143cのエッチングをSiON絶縁膜中で停止させずに、下層の反射防止膜中までオーバーエッチして下層の反射防止膜が確実に露出するようにできる。
一方、このような段違いビアの構成からなる半導体装置において、上記のSiON膜をエッチング調整膜ではなくエッチングストッパ膜として機能させる場合には、エッチングストッパ膜(SiON膜)中で1段階目のエッチングを停止する。このため、開口部143cを開口するエッチングを2回に分けて行う必要があるために、半導体装置のウェハ1枚あたりの工程数および処理時間が増大し、生産性および製造安定性が低下しやすい。
また、確実にエッチングストッパ膜(SiON膜)中でエッチングを停止するために、例えば100nm以上200nm以下の膜厚が必要となる。そのため、エッチング調整膜115の厚みが大きくなり過ぎ、層間絶縁膜103上に設けられているレジスト141cをマスクとしてエッチングストッパ膜のエッチングを行う場合に、エッチング時間が増大してレジスト141cがエッチング中に消滅したり、レジスト141cの形状が変化(片落ち)する場合がある。その結果、エッチングストッパ膜(SiON膜)のエッチング精度が低下しやすい。
これに対して、本実施形態では、従来技術においてはエッチングストッパ膜として用いられていたSiON膜をエッチング調整膜115cとして用いるため、層間絶縁膜103の膜厚ばらつきやエッチング条件のばらつきなどが生じても、開口部145eの底面が第三の導電プラグ(Ti膜117e、TiN膜119eおよびW膜121e)の上面に達する時点において、開口部143cの底面が、層間絶縁膜103c、エッチング調整膜115cを貫通し、TiN膜113cの途中で止まるように制御することができる。その結果、レジスト有機剥離の際にもAlの溶け出しは生じず、導電プラグとAl含有金属膜109cの上部のTiN膜113cとのコンタクト性は向上する。
<実施形態3>
本実施形態に係る半導体装置は、上記の複数の積層体に含まれるエッチング調整膜165は、互いに連続した膜からなる点を除いては、基本的に実施形態1に係る半導体装置と同様の構成を有する。
本実施形態に係る半導体装置の製造方法について、以下説明する。
図6は、実施の形態に係る半導体装置の製造方法を模式的に示した工程断面図である。まず、半導体基板(不図示)の上部に、SiO2膜からなる層間絶縁膜101を形成する。次いで、層間絶縁膜101上に、Ti膜105、TiN膜107、AlCu膜109、Ti膜111、TiN膜113を順に積層する。次に、TiN膜113上にレジスト141a、141bを形成する(図6(a))。
さらに、レジスト141a、141bをマスクとして、Ti膜105、TiN膜107、AlCu膜109、Ti膜111、TiN膜113をエッチング処理することによりパターニングし、これらの膜からなる積層体を形成する。そして、レジスト141a、141bを除去する。続いて、TiN膜113上面、上記積層体の側面および層間絶縁膜101の上面に、連続した1枚のSiON絶縁膜としてエッチング調整膜165を形成する(図6(b))。
続いて、エッチング調整膜165の上に層間絶縁膜103を形成する。そして、層間絶縁膜103上にレジスト(不図示)を形成し、このレジストをマスクとして、層間絶縁膜103、エッチング調整膜165およびTiN膜113a、113bをエッチングして、開口部143a、145bを形成する(図6(c))。この際、開口部143a、145bの先端部は、TiN膜113a、113bの途中でストップするように調整する。
さらに、こうして形成された開口部143a、145b内をアルゴンプラズマで処理してエッチング残渣を除去し、バリアメタル膜(不図示)をスパッタリングにより形成する。さらに、バリアメタル膜上にCVD法によりタングステン膜(不図示)を形成し、層間絶縁膜103の上部の余分なバリアメタル膜およびタングステン膜をCMP(化学機械研磨)法により除去して平坦化する(不図示)。
本実施形態に係る半導体装置の作用効果について、以下説明する。
本実施形態に係る半導体装置の作用効果は、以下の作用効果を除いて、基本的には実施形態1に係る半導体装置の作用効果と同様である。すなわち、本実施形態によれば、開口部143a、145bの幅とAl含有金属膜109a、109bの幅とが略等しい場合におけるエッチング時に、Al含有金属膜109a、109bの踏み外しマージンが増加する。このため、開口部143a、145bの底部のサイズを大きくすることができる。また、Al含有金属膜109a、109bの側面が開口部143a、145b内に露出することを防ぐことができる。Alの側壁が露出すると、有機剥離時にアルミニウムが溶出する危険がある。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
たとえば、上記実施形態では、開口部143の底面がTiN膜113の途中で停止するようにエッチングを行っているが、開口部143の底面はTi膜111の途中で停止するようにエッチングを行ってもよい。この場合も、レジストの有機剥離の際にAlが溶け出すことを抑制できる。なお、この場合には、Ti膜111の膜厚を充分に確保することが好ましい。開口部143の底面がTi膜111を貫通することを防ぐためである。
実施の形態に係る半導体装置の一部を模式的に示した断面図である。 実施の形態に係る半導体装置の一部を図1よりも広い視野で模式的に示した断面図である。 実施の形態に係る半導体装置を模式的に示した断面図である。 実施の形態に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態に係る半導体装置の製造方法を説明するための工程断面図である。 TiN抜きVia形成プロセスを説明するための図である。 従来公知のコンタクトホール形成方法を説明するための図である。
符号の説明
24 下部拡散層
26 下部配線層
28 エッチング遅延層
32 層間絶縁膜
34 レジスト
36 コンタクトホール
38 コンタクトホール
A コンタクトホール形成領域
B コンタクトホール形成領域
101 層間絶縁膜
103 層間絶縁膜
105 Ti膜
107 TiN膜
109 AlCu膜
111 Ti膜
113 TiN膜
115 エッチング調整膜
117 Ti膜
119 TiN膜
121 W膜
141 レジスト
143 開口部
145 開口部
165 エッチング調整膜
1001 層間絶縁膜
1003 層間絶縁膜
1005 Ti膜
1007 TiN膜
1009 AlCu膜
1013 TiN膜
1043 開口部

Claims (11)

  1. 半導体基板と、
    前記半導体基板の上部に設けられており、アルミニウム含有金属膜と、反射防止膜と、エッチング調整膜と、が順に積層されてなる積層体と、
    前記積層体上に設けられている層間絶縁膜と、
    前記層間絶縁膜および前記エッチング調整膜を貫通し、端面が前記反射防止膜中に位置している導電プラグと、
    を備えることを特徴とする半導体装置。
  2. 請求項1に記載の半導体装置において、
    前記反射防止膜の上面から前記導電プラグの端面までの深さは、前記反射防止膜の膜厚の1/10以上9/10以下であることを特徴とする半導体装置。
  3. 請求項1または2に記載の半導体装置において、
    前記エッチング調整膜は、SiON膜であることを特徴とする半導体装置。
  4. 請求項1乃至3いずれかに記載の半導体装置において、
    前記積層体は、同層内に複数設けられており、
    前記複数の積層体に含まれる前記エッチング調整膜は、互いに連続した膜からなることを特徴とする半導体装置。
  5. 請求項1乃至4いずれかに記載の半導体装置において、
    前記アルミニウム含有金属膜の側面および前記反射防止膜の側面に前記エッチング調整膜が設けられていることを特徴とする半導体装置。
  6. 請求項1乃至5いずれかに記載の半導体装置において、
    前記層間絶縁膜中に前記導電プラグと同一工程により形成された第二の導電プラグをさらに備え、
    前記導電プラグと前記第二の導電プラグとは、互いに長さが異なることを特徴とする半導体装置。
  7. 半導体基板の上部に、アルミニウム含有金属膜と、反射防止膜と、エッチング調整膜と、が順に積層されてなる積層体を形成する工程と、
    前記積層体上に層間絶縁膜を形成する工程と、
    前記層間絶縁膜、前記エッチング調整膜および前記反射防止膜を、同一のエッチングガスによりエッチングすることにより、前記層間絶縁膜および前記エッチング調整膜を貫通し、前記反射防止膜中に端部が位置する開口部を形成する工程と、
    前記開口部内に導電膜を形成することにより、前記反射防止膜中に端面が位置している導電プラグを形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  8. 請求項7に記載の半導体装置の製造方法において、
    前記エッチング調整膜を形成する工程は、SiON膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
  9. 請求項7または8に記載の半導体装置の製造方法において、
    前記積層体を形成する工程は、前記アルミニウム含有金属膜の側面、前記反射防止膜の上面および側面に前記エッチング調整膜を設ける工程を含む
    ことを特徴とする半導体装置の製造方法。
  10. 請求項7乃至9いずれかに記載の半導体装置の製造方法において、
    前記層間絶縁膜を、前記開口部を形成する工程と同一工程でエッチングすることにより、前記層間絶縁膜中に前記開口部と深さの異なる第二の開口部を形成し、前記第二の開口部内に、前記導電プラグと長さの異なる第二の導電プラグを形成する工程と、
    をさらに含むことを特徴とする半導体装置の製造方法。
  11. 請求項7乃至10いずれかに記載の半導体装置の製造方法において、
    前記エッチングガスは、Cy(xは4以上の実数、yは正の実数)の一般式で表されるフルオロカーボン系化合物を含むエッチングガスである
    ことを特徴とする半導体装置の製造方法。
JP2004283606A 2004-09-29 2004-09-29 半導体装置の製造方法 Expired - Fee Related JP4447419B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2004283606A JP4447419B2 (ja) 2004-09-29 2004-09-29 半導体装置の製造方法
US11/235,309 US7646096B2 (en) 2004-09-29 2005-09-27 Semiconductor device and manufacturing method thereof
CN201010583222.2A CN102097365B (zh) 2004-09-29 2005-09-28 制造半导体器件的方法
CNA2005101133603A CN1763944A (zh) 2004-09-29 2005-09-28 半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004283606A JP4447419B2 (ja) 2004-09-29 2004-09-29 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2006100503A true JP2006100503A (ja) 2006-04-13
JP4447419B2 JP4447419B2 (ja) 2010-04-07

Family

ID=36098079

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004283606A Expired - Fee Related JP4447419B2 (ja) 2004-09-29 2004-09-29 半導体装置の製造方法

Country Status (3)

Country Link
US (1) US7646096B2 (ja)
JP (1) JP4447419B2 (ja)
CN (2) CN102097365B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017045871A (ja) * 2015-08-27 2017-03-02 ルネサスエレクトロニクス株式会社 半導体装置の製造方法およびドライエッチングの終点検出方法
KR20220049616A (ko) * 2019-11-05 2022-04-21 베이징 나우라 마이크로일렉트로닉스 이큅먼트 씨오., 엘티디. 에칭 방법, 에어갭형 유전층 및 동적 랜덤 액세스 메모리

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007004860B4 (de) * 2007-01-31 2008-11-06 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer Kupfer-basierten Metallisierungsschicht mit einer leitenden Deckschicht durch ein verbessertes Integrationsschema
US20100163759A1 (en) * 2008-12-31 2010-07-01 Stmicroelectronics S.R.L. Radiation sensor with photodiodes being integrated on a semiconductor substrate and corresponding integration process
CN104124204A (zh) * 2013-04-28 2014-10-29 无锡华润上华科技有限公司 一种改善半导体工艺流程中铝残留的方法
US20180277387A1 (en) * 2014-08-06 2018-09-27 American Air Liquide, Inc. Gases for low damage selective silicon nitride etching
CN105633007A (zh) * 2014-11-06 2016-06-01 中芯国际集成电路制造(上海)有限公司 金属连线制备方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07249682A (ja) 1994-03-08 1995-09-26 Sony Corp 半導体装置
JP3351177B2 (ja) 1995-06-28 2002-11-25 ソニー株式会社 接続孔を形成する工程を有する配線構造の形成方法
US5961791A (en) * 1997-02-26 1999-10-05 Motorola, Inc. Process for fabricating a semiconductor device
JPH1126577A (ja) 1997-07-01 1999-01-29 Sony Corp 配線間コンタクトおよびその形成方法
KR100256110B1 (ko) * 1997-08-16 2000-05-01 윤종용 반도체 장치의 상호연결 및 그의 형성 방법
JP3722610B2 (ja) 1998-01-14 2005-11-30 株式会社リコー 半導体装置の製造方法
JPH11265938A (ja) * 1998-03-18 1999-09-28 Toshiba Corp 半導体装置及びその製造方法
JP3677644B2 (ja) * 1998-09-01 2005-08-03 日本テキサス・インスツルメンツ株式会社 半導体装置の製造方法
US6174800B1 (en) * 1998-09-08 2001-01-16 Taiwan Semiconductor Manufacturing Company Via formation in a poly(arylene ether) inter metal dielectric layer
JP2000091318A (ja) * 1998-09-09 2000-03-31 Fujitsu Ltd 半導体装置の製造方法
JP3257533B2 (ja) * 1999-01-25 2002-02-18 日本電気株式会社 無機反射防止膜を使った配線形成方法
US6008075A (en) 1999-02-11 1999-12-28 Vanguard International Semiconductor Corporation Method for simultaneous formation of contacts between metal layers and fuse windows in semiconductor manufacturing
JP4201421B2 (ja) 1999-02-17 2008-12-24 株式会社ルネサステクノロジ 半導体装置の製造方法
KR100772736B1 (ko) * 2000-03-13 2007-11-01 엔엑스피 비 브이 반도체 디바이스 제조 방법
US6531404B1 (en) * 2000-08-04 2003-03-11 Applied Materials Inc. Method of etching titanium nitride
JP2002170885A (ja) * 2000-12-04 2002-06-14 Fujitsu Ltd 半導体装置の製造方法
JP2002190520A (ja) 2000-12-21 2002-07-05 Nec Yamagata Ltd 半導体集積回路装置およびその製造方法
JP2002217288A (ja) * 2001-01-17 2002-08-02 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP4211235B2 (ja) 2001-04-24 2009-01-21 トヨタ自動車株式会社 コンタクトホール形成方法
JP2003031576A (ja) * 2001-07-17 2003-01-31 Nec Corp 半導体素子及びその製造方法
US6617231B1 (en) * 2002-03-06 2003-09-09 Texas Instruments Incorporated Method for forming a metal extrusion free via
US7388633B2 (en) * 2002-12-13 2008-06-17 Victor Company Of Japan, Limited Reflective liquid crystal display
JP2004266005A (ja) * 2003-02-28 2004-09-24 Renesas Technology Corp 半導体装置の製造方法
US6876027B2 (en) * 2003-04-10 2005-04-05 Taiwan Semiconductor Manufacturing Company Method of forming a metal-insulator-metal capacitor structure in a copper damascene process sequence
KR100555515B1 (ko) * 2003-08-27 2006-03-03 삼성전자주식회사 코발트층 캡핑막을 갖는 반도체 소자 및 그 제조방법
US7045455B2 (en) * 2003-10-23 2006-05-16 Chartered Semiconductor Manufacturing Ltd. Via electromigration improvement by changing the via bottom geometric profile
KR100570059B1 (ko) * 2003-12-15 2006-04-10 주식회사 하이닉스반도체 반도체 소자의 메탈콘택 형성 방법
US20050241671A1 (en) * 2004-04-29 2005-11-03 Dong Chun C Method for removing a substance from a substrate using electron attachment
US7655570B2 (en) * 2005-01-13 2010-02-02 Tokyo Electron Limited Etching method, program, computer readable storage medium and plasma processing apparatus

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017045871A (ja) * 2015-08-27 2017-03-02 ルネサスエレクトロニクス株式会社 半導体装置の製造方法およびドライエッチングの終点検出方法
KR20220049616A (ko) * 2019-11-05 2022-04-21 베이징 나우라 마이크로일렉트로닉스 이큅먼트 씨오., 엘티디. 에칭 방법, 에어갭형 유전층 및 동적 랜덤 액세스 메모리
JP2022554086A (ja) * 2019-11-05 2022-12-28 ベイジン・ナウラ・マイクロエレクトロニクス・イクイップメント・カンパニー・リミテッド エッチング方法、空隙誘電体層、及びダイナミックランダムアクセスメモリ
KR102532136B1 (ko) 2019-11-05 2023-05-12 베이징 나우라 마이크로일렉트로닉스 이큅먼트 씨오., 엘티디. 에칭 방법, 에어갭형 유전층 및 동적 랜덤 액세스 메모리
JP7352732B2 (ja) 2019-11-05 2023-09-28 ベイジン・ナウラ・マイクロエレクトロニクス・イクイップメント・カンパニー・リミテッド エッチング方法、空隙誘電体層、及びダイナミックランダムアクセスメモリ
US11948805B2 (en) 2019-11-05 2024-04-02 Beijing Naura Microelectronics Equipment Co., Ltd. Etching method, air-gap dielectric layer, and dynamic random-access memory

Also Published As

Publication number Publication date
CN1763944A (zh) 2006-04-26
JP4447419B2 (ja) 2010-04-07
US20060065979A1 (en) 2006-03-30
CN102097365A (zh) 2011-06-15
CN102097365B (zh) 2015-09-16
US7646096B2 (en) 2010-01-12

Similar Documents

Publication Publication Date Title
KR100242865B1 (ko) 메탈 플러그의 형성 방법
JPH04290232A (ja) 溝埋込み配線形成方法
JP2006339584A (ja) 半導体装置およびその製造方法
US7646096B2 (en) Semiconductor device and manufacturing method thereof
JP2000188330A (ja) デュアルダマシン配線の形成方法
US20080085606A1 (en) Method for Fabricating a Structure for a Semiconductor Component, and Semiconductor Component
JP2010040771A (ja) 半導体装置の製造方法
US7341955B2 (en) Method for fabricating semiconductor device
US20050014363A1 (en) Method of forming metal line layer in semiconductor device
KR100456991B1 (ko) 반도체장치의 제조방법
JP2008270522A (ja) 半導体装置の製造方法
US7148150B2 (en) Method of forming metal line layer in semiconductor device
KR20040059981A (ko) 하드마스크의 경사 프로파일을 방지할 수 있는 ArF노광원을 이용한 반도체소자 제조 방법
KR100854209B1 (ko) 반도체 장치 제조 방법
JP2009054879A (ja) 集積回路の製造方法
JP2000077416A (ja) 埋め込み配線の形成方法
KR100900773B1 (ko) 반도체 소자의 콘택홀 제조방법
JP2005203496A (ja) 半導体装置の製造方法及び半導体装置
JP2009088013A (ja) 半導体装置の製造方法
KR20050037712A (ko) 반도체 소자의 제조 방법
KR100393970B1 (ko) 반도체 소자의 금속 콘택 형성방법
JPH08321542A (ja) 接続構造の形成方法、及び半導体装置の製造方法
KR100707657B1 (ko) 반도체 소자의 구리 금속 배선 형성 방법
KR100673772B1 (ko) 절연막 스페이서를 이용한 비트라인 콘택 플러그 형성 방법
KR100821814B1 (ko) 구리 상감법에 의한 금속배선 형성방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070817

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090623

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090625

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090824

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090929

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091130

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20091222

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100120

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130129

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4447419

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130129

Year of fee payment: 3

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130129

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130129

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140129

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees