JPH10214897A - プラグ及びニアゼロオーバラップ相互接続線の製造 - Google Patents
プラグ及びニアゼロオーバラップ相互接続線の製造Info
- Publication number
- JPH10214897A JPH10214897A JP9369819A JP36981997A JPH10214897A JP H10214897 A JPH10214897 A JP H10214897A JP 9369819 A JP9369819 A JP 9369819A JP 36981997 A JP36981997 A JP 36981997A JP H10214897 A JPH10214897 A JP H10214897A
- Authority
- JP
- Japan
- Prior art keywords
- cavity
- plug
- layer
- dielectric
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 229910052751 metal Inorganic materials 0.000 claims abstract description 55
- 239000002184 metal Substances 0.000 claims abstract description 55
- 239000004020 conductor Substances 0.000 claims abstract description 26
- 239000004065 semiconductor Substances 0.000 claims abstract description 26
- 238000000034 method Methods 0.000 claims description 88
- 238000005530 etching Methods 0.000 claims description 59
- 239000000463 material Substances 0.000 claims description 48
- 238000000151 deposition Methods 0.000 claims description 47
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 19
- 229910052782 aluminium Inorganic materials 0.000 claims description 18
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 18
- 238000004544 sputter deposition Methods 0.000 claims description 16
- 230000001186 cumulative effect Effects 0.000 claims description 6
- 238000002161 passivation Methods 0.000 claims description 5
- 229910052715 tantalum Inorganic materials 0.000 claims description 4
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 4
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 2
- 239000010936 titanium Substances 0.000 claims description 2
- 229910052719 titanium Inorganic materials 0.000 claims description 2
- 230000004323 axial length Effects 0.000 claims 2
- 230000000903 blocking effect Effects 0.000 claims 1
- 230000004888 barrier function Effects 0.000 abstract description 18
- 239000010410 layer Substances 0.000 description 83
- 230000008021 deposition Effects 0.000 description 20
- 230000015572 biosynthetic process Effects 0.000 description 9
- 238000001465 metallisation Methods 0.000 description 8
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 6
- 239000000460 chlorine Substances 0.000 description 6
- 229910052801 chlorine Inorganic materials 0.000 description 6
- 239000010409 thin film Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 239000011800 void material Substances 0.000 description 5
- 239000003795 chemical substances by application Substances 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 239000003989 dielectric material Substances 0.000 description 4
- 230000001965 increasing effect Effects 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 239000000654 additive Substances 0.000 description 3
- 230000000996 additive effect Effects 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 235000012431 wafers Nutrition 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000003466 anti-cipated effect Effects 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000009616 inductively coupled plasma Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000004321 preservation Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000009736 wetting Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 狭いネックを有する導電性プラグを含む集積
回路、およびそうしたプラグとその上の配線導体を作製
する方法を提供する。 【解決手段】 キャビティの口付近に内向きに伸長する
横方向の突起を有するキャビティまたはバイアを誘電体
層に作製することによって、プラグを作製する。その上
の配線は、１層の導体材料を堆積し、次にプラグの２つ
の相対する側辺部分で、この層をエッチングすることに
よって形成する。層のエッチング中、突起は、金属プラ
グが突起を超えてエッチングされるのを防止し、それに
よりエッチングのためにプラグに空隙が形成されるのを
防止する。
回路、およびそうしたプラグとその上の配線導体を作製
する方法を提供する。 【解決手段】 キャビティの口付近に内向きに伸長する
横方向の突起を有するキャビティまたはバイアを誘電体
層に作製することによって、プラグを作製する。その上
の配線は、１層の導体材料を堆積し、次にプラグの２つ
の相対する側辺部分で、この層をエッチングすることに
よって形成する。層のエッチング中、突起は、金属プラ
グが突起を超えてエッチングされるのを防止し、それに
よりエッチングのためにプラグに空隙が形成されるのを
防止する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に半導体集積
回路の製造に関し、さらに詳しくは、水平方向に伸長す
る金属配線ラインに接続した、垂直方向に伸長する金属
プラグの作製法に関する。
回路の製造に関し、さらに詳しくは、水平方向に伸長す
る金属配線ラインに接続した、垂直方向に伸長する金属
プラグの作製法に関する。
【０００２】
【発明の背景】図１を参照しながら説明するが、半導体
集積回路は一般に、多数の層をその上に作製する基板か
ら成る。最下部に１つ以上の半導体層１２があり、そこ
に複数の半導体デバイスおよびその他の電子デバイスが
形成される。次に誘電体層１４があり、配線層（interc
onnect layer）またはメタライズ層１６がそれに続く。
（集積回路は、誘電体層とメタライズ層を交互に数回繰
り返すことが多いが、ここでは説明のために１回しか示
さない。） 配線層１６は複数の配線ラインまたは導線１８を含み、
その機能は、半導体層１２上の第１デバイスを第２のそ
うしたデバイスに電気的に接続することである。プラグ
２０は、誘電体層１４を垂直方向に貫通して伸長し、第
１デバイスを配線ライン１８に電気的に接続する。配線
ライン１８およびプラグ２０は、導電率の高い材料、一
般的に金属またはドープした半導体材料で作製される。
集積回路は一般に、多数の層をその上に作製する基板か
ら成る。最下部に１つ以上の半導体層１２があり、そこ
に複数の半導体デバイスおよびその他の電子デバイスが
形成される。次に誘電体層１４があり、配線層（interc
onnect layer）またはメタライズ層１６がそれに続く。
（集積回路は、誘電体層とメタライズ層を交互に数回繰
り返すことが多いが、ここでは説明のために１回しか示
さない。） 配線層１６は複数の配線ラインまたは導線１８を含み、
その機能は、半導体層１２上の第１デバイスを第２のそ
うしたデバイスに電気的に接続することである。プラグ
２０は、誘電体層１４を垂直方向に貫通して伸長し、第
１デバイスを配線ライン１８に電気的に接続する。配線
ライン１８およびプラグ２０は、導電率の高い材料、一
般的に金属またはドープした半導体材料で作製される。
【０００３】半導体デバイスを半導体層１２に作製した
後、残りの層は一般的に以下の段階で作製される。第１
段階で、半導体層１２の表面全体を覆うように、誘電体
１４を１層堆積する。第２段階で、誘電体においてプラ
グを形成する各位置に、「バイア」(via)と呼ばれる垂
直穴をエッチングにより形成する。第３段階（任意選
択）で、各バイアに極めて薄い障壁層および／または湿
潤層（wetting layer）２１を堆積する。第４段階で、
各バイアを埋めるために金属またはその他の導電材を堆
積し、プラグ２０を形成する。第５段階で、基板全体に
金属またはその他の導電材のブランケット層を堆積す
る。第４段階および第５段階は、単一の堆積段階として
実行することができる。第６段階で、配線ラインとなる
導電材の領域を覆うように、ブランケット導電層上にレ
ジスト材を堆積する。最終段階で、ブランケット導電層
をエッチングして、レジストで覆われていない全表面か
ら導電材を除去し、それにより配線ラインを形成する。
後、残りの層は一般的に以下の段階で作製される。第１
段階で、半導体層１２の表面全体を覆うように、誘電体
１４を１層堆積する。第２段階で、誘電体においてプラ
グを形成する各位置に、「バイア」(via)と呼ばれる垂
直穴をエッチングにより形成する。第３段階（任意選
択）で、各バイアに極めて薄い障壁層および／または湿
潤層（wetting layer）２１を堆積する。第４段階で、
各バイアを埋めるために金属またはその他の導電材を堆
積し、プラグ２０を形成する。第５段階で、基板全体に
金属またはその他の導電材のブランケット層を堆積す
る。第４段階および第５段階は、単一の堆積段階として
実行することができる。第６段階で、配線ラインとなる
導電材の領域を覆うように、ブランケット導電層上にレ
ジスト材を堆積する。最終段階で、ブランケット導電層
をエッチングして、レジストで覆われていない全表面か
ら導電材を除去し、それにより配線ラインを形成する。
【０００４】従来の配線ラインの製法の問題点は、配線
ラインの縁部２２のエッチング工程で、プラグ２０の一
部分が不都合にエッチングされることがあり、図２Ａお
よび図２Ｂに示すように、プラグに空隙（ボイド）２４
が形成されることである。このような空隙は、エッチン
グ工程の持続時間が長すぎたとき（図２Ａ参照）、また
は配線ラインの位置がプラグの位置に対してずれたため
に、配線ラインの一方の縁部２２がプラグの隣接する縁
部に近づきすぎるか重なり損ねたとき（図２Ｂ参照）
に、発生し得る。
ラインの縁部２２のエッチング工程で、プラグ２０の一
部分が不都合にエッチングされることがあり、図２Ａお
よび図２Ｂに示すように、プラグに空隙（ボイド）２４
が形成されることである。このような空隙は、エッチン
グ工程の持続時間が長すぎたとき（図２Ａ参照）、また
は配線ラインの位置がプラグの位置に対してずれたため
に、配線ラインの一方の縁部２２がプラグの隣接する縁
部に近づきすぎるか重なり損ねたとき（図２Ｂ参照）
に、発生し得る。
【０００５】過剰エッチングまたは位置ずれによって空
隙が形成される危険性は、図２Ａに示すように、配線ラ
インの幅がプラグより狭いとき、すなわち「ゼロ・オー
バラップ（重なりがゼロ）」配線のときに、最高にな
る。しかし、集積回路のコンポーネントの密度を最大に
するためには、「ゼロ・オーバラップ」の配線ラインが
望ましい。したがって、「ゼロ・オーバラップ」の配線
の下のプラグの空隙を防止する方法が開発された。
隙が形成される危険性は、図２Ａに示すように、配線ラ
インの幅がプラグより狭いとき、すなわち「ゼロ・オー
バラップ（重なりがゼロ）」配線のときに、最高にな
る。しかし、集積回路のコンポーネントの密度を最大に
するためには、「ゼロ・オーバラップ」の配線ラインが
望ましい。したがって、「ゼロ・オーバラップ」の配線
の下のプラグの空隙を防止する方法が開発された。
【０００６】配線エッチング工程でエッチングがプラグ
内に及ぶのを防止する従来の１方法として、プラグおよ
び配線ラインを異なる材料で作製する方法がある。そう
すれば、プラグ材をあまりエッチングしないエッチング
剤で、配線の縁部を化学的にエッチングすることができ
る。具体的には、プラグおよび配線ラインは従来、それ
ぞれタングステンおよびアルミニウムで形成される。塩
素は、タングステンに比べてアルミニウムとの反応性が
ずっと高い。したがって、アルミニウムの配線の縁部は
塩素により、タングステンのプラグを著しくエッチング
することなく、エッチングすることができる。
内に及ぶのを防止する従来の１方法として、プラグおよ
び配線ラインを異なる材料で作製する方法がある。そう
すれば、プラグ材をあまりエッチングしないエッチング
剤で、配線の縁部を化学的にエッチングすることができ
る。具体的には、プラグおよび配線ラインは従来、それ
ぞれタングステンおよびアルミニウムで形成される。塩
素は、タングステンに比べてアルミニウムとの反応性が
ずっと高い。したがって、アルミニウムの配線の縁部は
塩素により、タングステンのプラグを著しくエッチング
することなく、エッチングすることができる。
【０００７】しかし、前段落で記述した方法は、少なく
とも２つの点で不利である。１つの不利な点は、プラグ
および配線の両方に最善の導体材料を使用できないこと
である。特に、アルミニウムは、プラグに従来使用され
るタングステンなどの材料より導電率が高い（抵抗率が
低い）ので、プラグおよび配線ラインの両方に好ましい
材料である。別の不利な点は、プラグと配線の２つの異
なる材料間の接触部分が信頼できない場合があることで
ある。
とも２つの点で不利である。１つの不利な点は、プラグ
および配線の両方に最善の導体材料を使用できないこと
である。特に、アルミニウムは、プラグに従来使用され
るタングステンなどの材料より導電率が高い（抵抗率が
低い）ので、プラグおよび配線ラインの両方に好ましい
材料である。別の不利な点は、プラグと配線の２つの異
なる材料間の接触部分が信頼できない場合があることで
ある。
【０００８】プラグと配線ラインを両方とも、例えばア
ルミニウムなどの同一材料で作製した場合、配線のエッ
チング工程でプラグに空隙が形成されるのを防止する従
来の方法は、「ゼロ・オーバラップ」配線ラインという
目標を犠牲にすることである。具体的には、プラグの全
ての側辺部に誘電体と重なる余分の幅（図１に“Ｘ"で
示す）を持つ配線ラインを作製することにより、プラグ
内までエッチングすることなく、特定の量の過剰なエッ
チング時間または配線とプラグの間の位置ずれを容認で
きるようにする。言うまでもなく、この方法の不利な点
は、重なる部分（オーバラップ）“Ｘ"が集積回路上の
空間を浪費し、それによって、所与の表面積を持つ集積
回路上で作製可能な半導体デバイスの数が減少すること
である。
ルミニウムなどの同一材料で作製した場合、配線のエッ
チング工程でプラグに空隙が形成されるのを防止する従
来の方法は、「ゼロ・オーバラップ」配線ラインという
目標を犠牲にすることである。具体的には、プラグの全
ての側辺部に誘電体と重なる余分の幅（図１に“Ｘ"で
示す）を持つ配線ラインを作製することにより、プラグ
内までエッチングすることなく、特定の量の過剰なエッ
チング時間または配線とプラグの間の位置ずれを容認で
きるようにする。言うまでもなく、この方法の不利な点
は、重なる部分（オーバラップ）“Ｘ"が集積回路上の
空間を浪費し、それによって、所与の表面積を持つ集積
回路上で作製可能な半導体デバイスの数が減少すること
である。
【０００９】
【発明の要約】本発明は、細いネックを有する導電性プ
ラグを含む集積回路、およびそのようなプラグと上に位
置する配線導体を作製する方法である。本発明は、配線
のエッチングによりプラグに空隙が形成されるのを防止
する。プラグは、キャビティの口付近に内向きに伸長す
る横方向の突起を有するキャビティまたはバイアを誘電
体層に形成することによって作製する。上に位置する配
線は、１層の導体材料を堆積し、次にプラグの相対する
２つの側辺部でこの層をエッチングすることにより、形
成する。層のエッチング中、突起は金属プラグのエッチ
ングが突起の向こう側に及ぶのを防止し、それによって
エッチングのためにプラグに空隙が形成されるのを防止
するので、有利である。
ラグを含む集積回路、およびそのようなプラグと上に位
置する配線導体を作製する方法である。本発明は、配線
のエッチングによりプラグに空隙が形成されるのを防止
する。プラグは、キャビティの口付近に内向きに伸長す
る横方向の突起を有するキャビティまたはバイアを誘電
体層に形成することによって作製する。上に位置する配
線は、１層の導体材料を堆積し、次にプラグの相対する
２つの側辺部でこの層をエッチングすることにより、形
成する。層のエッチング中、突起は金属プラグのエッチ
ングが突起の向こう側に及ぶのを防止し、それによって
エッチングのためにプラグに空隙が形成されるのを防止
するので、有利である。
【００１０】本発明は、上の配線をより細く作製するこ
とができる。すなわち、プラグの周囲の誘電体上の重な
り部分（オーバラップ）が減少し、それによって集積回
路の密度が改善される。
とができる。すなわち、プラグの周囲の誘電体上の重な
り部分（オーバラップ）が減少し、それによって集積回
路の密度が改善される。
【００１１】本発明は、プラグと配線をアルミニウムな
どの同一導体材料で作製する場合に、特に有利である。
どの同一導体材料で作製する場合に、特に有利である。
【００１２】
１．工程の概要 図３は、本発明によるプラグと上の導体または配線ライ
ンを作製する段階を示す。
ンを作製する段階を示す。
【００１３】本発明の段階を実施する前に、シリコン・
ウェハなどの工作物上の半導体層１２に、多数の半導体
デバイスを作製したものとみなす。本発明の段階１（図
３Ａ）では、半導体層の上に誘電体層１４を堆積する。
従来のどの誘電体堆積工程でも、この段階を実施するの
に適している。誘電体層１４は、単段階で堆積する単層
でも、異なるプロセス・パラメータを使用して連続して
段階的に堆積する複数の層であってもよい。シリコン・
ウェハ上に堆積するのに好ましい現在の誘電体材料は、
二酸化けい素である。
ウェハなどの工作物上の半導体層１２に、多数の半導体
デバイスを作製したものとみなす。本発明の段階１（図
３Ａ）では、半導体層の上に誘電体層１４を堆積する。
従来のどの誘電体堆積工程でも、この段階を実施するの
に適している。誘電体層１４は、単段階で堆積する単層
でも、異なるプロセス・パラメータを使用して連続して
段階的に堆積する複数の層であってもよい。シリコン・
ウェハ上に堆積するのに好ましい現在の誘電体材料は、
二酸化けい素である。
【００１４】段階２（図３Ｂ）では、誘電体層１４を貫
通して半導体層１２まで伸長する１つ以上のキャビティ
３０を形成する。本発明では、各キャビティ３０は、キ
ャビティ・ネック４０すなわちキャビティの口３４の真
下のキャビティ側壁に突起３２を有する。突起は、サブ
トラクティブ法またはアディティブ法のどちらでも形成
することができる。サブトラクティブ法による本発明の
実施例では、キャビティの頂部からよりキャビティの底
部から、より多くの誘電体材料をエッチングすることに
よりキャビティをエッチングし、キャビティの口の真下
のエッチングされない誘電体材料が突起を構成するよう
にする。突起を形成するエッチング保法は、以下に記述
する。アディティブ法による実施例では、突起のないキ
ャビティをエッチングで形成した後で、望ましくは、以
下で説明するＥＣＲイオン化スパッタ堆積工程を用い
て、突起を堆積する。
通して半導体層１２まで伸長する１つ以上のキャビティ
３０を形成する。本発明では、各キャビティ３０は、キ
ャビティ・ネック４０すなわちキャビティの口３４の真
下のキャビティ側壁に突起３２を有する。突起は、サブ
トラクティブ法またはアディティブ法のどちらでも形成
することができる。サブトラクティブ法による本発明の
実施例では、キャビティの頂部からよりキャビティの底
部から、より多くの誘電体材料をエッチングすることに
よりキャビティをエッチングし、キャビティの口の真下
のエッチングされない誘電体材料が突起を構成するよう
にする。突起を形成するエッチング保法は、以下に記述
する。アディティブ法による実施例では、突起のないキ
ャビティをエッチングで形成した後で、望ましくは、以
下で説明するＥＣＲイオン化スパッタ堆積工程を用い
て、突起を堆積する。
【００１５】段階３（同じく図３Ｂに示す）では、各キ
ャビティ３０の底部に非常に薄い障壁層２１を堆積す
る。従来のプラグ作製法と同様に、障壁層は、その後に
堆積される導電性プラグ２０の原子がシリコン層１２に
拡散するのを防止する。段階３は、任意選択的である
が、一般的には選択すべきである。段階３は、以下で詳
しく説明するように、段階２と同時に、または段階２の
後で実施することができる。
ャビティ３０の底部に非常に薄い障壁層２１を堆積す
る。従来のプラグ作製法と同様に、障壁層は、その後に
堆積される導電性プラグ２０の原子がシリコン層１２に
拡散するのを防止する。段階３は、任意選択的である
が、一般的には選択すべきである。段階３は、以下で詳
しく説明するように、段階２と同時に、または段階２の
後で実施することができる。
【００１６】段階４（図３Ｃ）では、各キャビティ３０
を金属で埋め、誘電体の上部表面３８を金属で覆うよう
に、金属またはその他の導体材料を堆積する。この段階
の後、各キャビティ３０を埋める金属はプラグ２０を構
成し、誘電体を覆う金属は配線層１６を構成する。現在
好ましい金属材料は、その高い導電率のために、アルミ
ニウムである。金属は、空隙を形成せずにキャビティ３
０を埋めるのに適した従来の任意の堆積法により、堆積
することができる。キャビティ３０のアスペクト比が高
い（すなわち深さ対幅の比が高い）場合、空隙の防止は
特に重要である。
を金属で埋め、誘電体の上部表面３８を金属で覆うよう
に、金属またはその他の導体材料を堆積する。この段階
の後、各キャビティ３０を埋める金属はプラグ２０を構
成し、誘電体を覆う金属は配線層１６を構成する。現在
好ましい金属材料は、その高い導電率のために、アルミ
ニウムである。金属は、空隙を形成せずにキャビティ３
０を埋めるのに適した従来の任意の堆積法により、堆積
することができる。キャビティ３０のアスペクト比が高
い（すなわち深さ対幅の比が高い）場合、空隙の防止は
特に重要である。
【００１７】段階５（図３Ｄ）では、水平方向に伸長す
る導体または配線ライン１８を誘電体１４の上部表面３
８に残すように、プラグ２０の口３４の相対する側辺か
ら金属を除去する。この段階は、配線ラインを形成する
ために従来使用されている任意のエッチング法により、
実施することができる。図３Ｄで、結果的に得られる配
線ライン１８は、図面の用紙の面に対し直交方向に伸長
する。
る導体または配線ライン１８を誘電体１４の上部表面３
８に残すように、プラグ２０の口３４の相対する側辺か
ら金属を除去する。この段階は、配線ラインを形成する
ために従来使用されている任意のエッチング法により、
実施することができる。図３Ｄで、結果的に得られる配
線ライン１８は、図面の用紙の面に対し直交方向に伸長
する。
【００１８】２．キャビティ側壁の突起 先行技術のプラグ作製法では、本発明の段階５（図３
Ｄ）に対応する最終エッチング段階で、エッチング段階
における少なくとも２つの不正確さの源のため、プラグ
２０に（図２に示すような）空隙２４が発生することが
ある。１つの潜在的な不正確さは、エッチング処理がす
ぐに停止されずに、プラグの上に位置する配線ライン１
８の縁部が、プラグの口３４の幅より狭い幅までエッチ
ングされることである。別の潜在的不正確さは、配線ラ
インの位置を画成するフォトリソグラフィ・マスク（す
なわちエッチング段階でレジストで覆われる金属層１６
の部分を画成するマスク）が、段階２（図３Ｂ）でプラ
グ・キャビティ３０を配置するために使用したマスクに
対し、横方向にずれる場合があることである。
Ｄ）に対応する最終エッチング段階で、エッチング段階
における少なくとも２つの不正確さの源のため、プラグ
２０に（図２に示すような）空隙２４が発生することが
ある。１つの潜在的な不正確さは、エッチング処理がす
ぐに停止されずに、プラグの上に位置する配線ライン１
８の縁部が、プラグの口３４の幅より狭い幅までエッチ
ングされることである。別の潜在的不正確さは、配線ラ
インの位置を画成するフォトリソグラフィ・マスク（す
なわちエッチング段階でレジストで覆われる金属層１６
の部分を画成するマスク）が、段階２（図３Ｂ）でプラ
グ・キャビティ３０を配置するために使用したマスクに
対し、横方向にずれる場合があることである。
【００１９】最終エッチング段階でのこうした空隙の生
成を防止するために、本発明では、キャビティ３０の上
部または「ネック」部４０に、すなわちキャビティの側
壁のキャビティの口３４のすぐ下の部分に、内側に向か
って伸長する横方向の突起３２を設けることにより、た
とえ金属配線ライン１８が意図した以上にエッチングさ
れても、またたとえ配線ラインの位置がプラグの位置に
対してずれても、金属プラグ２０がエッチングされるの
を防止する。具体的には、配線ライン１８の両側の外縁
部２２が下の突起３２の対応する内縁部より外側にあれ
ば、プラグに空隙は形成されない。
成を防止するために、本発明では、キャビティ３０の上
部または「ネック」部４０に、すなわちキャビティの側
壁のキャビティの口３４のすぐ下の部分に、内側に向か
って伸長する横方向の突起３２を設けることにより、た
とえ金属配線ライン１８が意図した以上にエッチングさ
れても、またたとえ配線ラインの位置がプラグの位置に
対してずれても、金属プラグ２０がエッチングされるの
を防止する。具体的には、配線ライン１８の両側の外縁
部２２が下の突起３２の対応する内縁部より外側にあれ
ば、プラグに空隙は形成されない。
【００２０】定量的には、今述べたように、配線１８の
過剰エッチングおよびプラグ・マスクに対する配線マス
クの位置ずれによる、キャビティの口３４に対する１つ
の配線縁部２２の横方向の位置の累積または総誤差を量
Δと定義する。さらに、プラグ２０の幅を超える配線ラ
インの縁部２２の公称重なりをＸと定義し、ここで「公
称」とは、製作公差による誤差がゼロのときの重なり
（オーバラップ）の量である。換言すれば、配線ライン
の横幅Ｌは、キャビティの直径または幅Ｄを２Ｘだけ超
えることになる（図１、図３Ｂ、および図３Ｄ参照）。
過剰エッチングおよびプラグ・マスクに対する配線マス
クの位置ずれによる、キャビティの口３４に対する１つ
の配線縁部２２の横方向の位置の累積または総誤差を量
Δと定義する。さらに、プラグ２０の幅を超える配線ラ
インの縁部２２の公称重なりをＸと定義し、ここで「公
称」とは、製作公差による誤差がゼロのときの重なり
（オーバラップ）の量である。換言すれば、配線ライン
の横幅Ｌは、キャビティの直径または幅Ｄを２Ｘだけ超
えることになる（図１、図３Ｂ、および図３Ｄ参照）。
【００２１】累積誤差Δが、突起３２の横幅“Ｗ"と配
線ラインの公称重なりＸの和より小さければ、空隙は形
成されない。したがって、上述の作製法のパラメータの
選択において、突起の幅Ｗ（プロセス段階２で設定され
る）および配線の公称重なりＸ（プロセス段階５で設定
される）は、これらの和が配線の縁部２２の横方向の位
置の最大可能な累積誤差Δと等しいかそれを超えるよう
に、選択することが望ましい。
線ラインの公称重なりＸの和より小さければ、空隙は形
成されない。したがって、上述の作製法のパラメータの
選択において、突起の幅Ｗ（プロセス段階２で設定され
る）および配線の公称重なりＸ（プロセス段階５で設定
される）は、これらの和が配線の縁部２２の横方向の位
置の最大可能な累積誤差Δと等しいかそれを超えるよう
に、選択することが望ましい。
【００２２】言い換えると、プラグの空隙の形成を防止
するために必要な配線の重なりＸは、キャビティ側壁の
突起の幅Ｗによって減少する。突起の幅Ｗが配線縁部の
横方向の位置の可能累積誤差Δと等しいかそれを超えれ
ば、空隙の形成を回避しながら、重なりＸがゼロの配線
を作製することができる。
するために必要な配線の重なりＸは、キャビティ側壁の
突起の幅Ｗによって減少する。突起の幅Ｗが配線縁部の
横方向の位置の可能累積誤差Δと等しいかそれを超えれ
ば、空隙の形成を回避しながら、重なりＸがゼロの配線
を作製することができる。
【００２３】図３Ｄに示す例では、プラグ２０の幅また
は直径は０．３ミクロンであり、突起３２の幅Ｗは０．
０５ミクロン（５００オングストローム）なので、プラ
グの最も狭い部分（すなわち突起で取り囲まれる部分）
の幅または直径は０．２ミクロンである。配線ラインの
重なりＸがゼロならば、すなわち配線ラインの幅がプラ
グの最大幅Ｄの０．３ミクロンと等しければ、配線ライ
ン１８の位置の横方向の累積誤差Δが０．０５ミクロン
未満である限り、突起はプラグ２０における空隙の形成
を防止する。
は直径は０．３ミクロンであり、突起３２の幅Ｗは０．
０５ミクロン（５００オングストローム）なので、プラ
グの最も狭い部分（すなわち突起で取り囲まれる部分）
の幅または直径は０．２ミクロンである。配線ラインの
重なりＸがゼロならば、すなわち配線ラインの幅がプラ
グの最大幅Ｄの０．３ミクロンと等しければ、配線ライ
ン１８の位置の横方向の累積誤差Δが０．０５ミクロン
未満である限り、突起はプラグ２０における空隙の形成
を防止する。
【００２４】突起３２の最適幅Ｗは、２つの相対する考
慮事項間のかね合いである。今説明したように、幅Ｗを
増加すれば、段階５における配線ライン１８のエッチン
グ中に、空隙が形成される危険性は低下する。しかし、
幅Ｗが大きすぎると、キャビティの口３４が小さくなり
すぎて、段階４の金属堆積段階で、キャビティ３０を金
属で完全に埋めることが困難になる。キャビティの一部
分に金属が埋まらなければ、キャビティ内部に空隙が発
生する。したがって、幅Ｗの最適値は、段階５のエッチ
ング中の空隙形成の防止と、段階４の堆積中の空隙発生
の防止と間のかね合いである。この最適値は、経験的に
決定することができる。それは、使用するエッチング法
および堆積法、ならびに工作物上に作製しようとするプ
ラグおよび配線ラインの寸法によって異なると予想され
る。
慮事項間のかね合いである。今説明したように、幅Ｗを
増加すれば、段階５における配線ライン１８のエッチン
グ中に、空隙が形成される危険性は低下する。しかし、
幅Ｗが大きすぎると、キャビティの口３４が小さくなり
すぎて、段階４の金属堆積段階で、キャビティ３０を金
属で完全に埋めることが困難になる。キャビティの一部
分に金属が埋まらなければ、キャビティ内部に空隙が発
生する。したがって、幅Ｗの最適値は、段階５のエッチ
ング中の空隙形成の防止と、段階４の堆積中の空隙発生
の防止と間のかね合いである。この最適値は、経験的に
決定することができる。それは、使用するエッチング法
および堆積法、ならびに工作物上に作製しようとするプ
ラグおよび配線ラインの寸法によって異なると予想され
る。
【００２５】３．プラグおよび配線のための導体材料の
堆積法 本特許明細書の「工程の概要」の項で、本発明による５
段階のプラグおよび配線作製法について説明した。この
方法の段階４（図３Ｃ）は、各キャビティ３０に金属を
埋め、誘電体の上部表面３８を金属で覆うように、金属
またはその他の導体材料を堆積することである。段階４
の終了後、各キャビティ３０を埋める金属はプラグ２０
を構成し、誘電体を覆う金属は配線層１６を構成する。
現在好ましい金属材料は、その高い導電率のために、ア
ルミニウムである。
堆積法 本特許明細書の「工程の概要」の項で、本発明による５
段階のプラグおよび配線作製法について説明した。この
方法の段階４（図３Ｃ）は、各キャビティ３０に金属を
埋め、誘電体の上部表面３８を金属で覆うように、金属
またはその他の導体材料を堆積することである。段階４
の終了後、各キャビティ３０を埋める金属はプラグ２０
を構成し、誘電体を覆う金属は配線層１６を構成する。
現在好ましい金属材料は、その高い導電率のために、ア
ルミニウムである。
【００２６】段階４（図４Ｃ）は、空隙を形成すること
なくキャビティ３０に金属を埋めるように、好適な金属
（またはその他の導電性材料）を堆積する従来の任意の
方法とすることができる。キャビティ３０が高いアスペ
クト比を有する（すなわち深さ対幅の比が高い）場合、
空隙の防止はいっそう困難になる。次に、アスペクト比
の高いキャビティでも空隙を形成せずに埋めることがで
きるので、段階４（図３Ｃ）に特に適した、３種類の金
属堆積法について説明する。
なくキャビティ３０に金属を埋めるように、好適な金属
（またはその他の導電性材料）を堆積する従来の任意の
方法とすることができる。キャビティ３０が高いアスペ
クト比を有する（すなわち深さ対幅の比が高い）場合、
空隙の防止はいっそう困難になる。次に、アスペクト比
の高いキャビティでも空隙を形成せずに埋めることがで
きるので、段階４（図３Ｃ）に特に適した、３種類の金
属堆積法について説明する。
【００２７】第１代替的カテゴリーの堆積法では、金属
がキャビティ３０内および誘電体１４の上部表面３８に
等方性堆積されるが、プロセス条件は、堆積した金属が
誘電体の上部表面の隣接領域からキャビティへと移動す
るのを促進する。このような堆積法は、高圧スパッタ堆
積法およびリフローによるスパッタ堆積法を含む。
がキャビティ３０内および誘電体１４の上部表面３８に
等方性堆積されるが、プロセス条件は、堆積した金属が
誘電体の上部表面の隣接領域からキャビティへと移動す
るのを促進する。このような堆積法は、高圧スパッタ堆
積法およびリフローによるスパッタ堆積法を含む。
【００２８】段階４（図３Ｃ）に適した第２代替的カテ
ゴリーの金属堆積法では、金属の堆積の方向性が高い
（すなわち異方性）ので、垂直方向の表面より水平方向
の表面により多くの金属が堆積する。アスペクト比の高
い穴を充填するのに適した従来の異方性金属堆積法は、
コリメーテッド・スパッタ堆積法（collimated sputter
deposition ）、イオン化スパッタ堆積法、および選択
的化学気相堆積法を含む。望ましくは、異方性堆積法を
使用してキャビティを埋めた後、従来の等方性「ブラン
ケット」堆積法を使用は、金属層１６上に追加金属を堆
積するために使用することができる。
ゴリーの金属堆積法では、金属の堆積の方向性が高い
（すなわち異方性）ので、垂直方向の表面より水平方向
の表面により多くの金属が堆積する。アスペクト比の高
い穴を充填するのに適した従来の異方性金属堆積法は、
コリメーテッド・スパッタ堆積法（collimated sputter
deposition ）、イオン化スパッタ堆積法、および選択
的化学気相堆積法を含む。望ましくは、異方性堆積法を
使用してキャビティを埋めた後、従来の等方性「ブラン
ケット」堆積法を使用は、金属層１６上に追加金属を堆
積するために使用することができる。
【００２９】段階４に適した第３代替的カテゴリーの金
属堆積法は、図３に示す単段階４に代わって、図４に示
す２つの部分段階を有する選択的化学的気相堆積法（選
択的ＣＶＤ）である。第１サブ段階（図４Ａ）では、障
壁層２１の材料上の堆積を選択的に助長し、誘電体１４
の材料上の堆積を抑制する、従来の選択的ＣＶＤ法を用
いてキャビティを埋める。したがって、第１サブ段階で
はキャビティ３０内に金属が堆積し、それによってプラ
グ２０が形成されるが、誘電体１４の上部表面３８には
金属が大して堆積しない。第２サブ段階（図４Ｂ）で
は、従来の異方性「ブランケット」堆積法により、上部
表面３８上に金属層１６が堆積する。
属堆積法は、図３に示す単段階４に代わって、図４に示
す２つの部分段階を有する選択的化学的気相堆積法（選
択的ＣＶＤ）である。第１サブ段階（図４Ａ）では、障
壁層２１の材料上の堆積を選択的に助長し、誘電体１４
の材料上の堆積を抑制する、従来の選択的ＣＶＤ法を用
いてキャビティを埋める。したがって、第１サブ段階で
はキャビティ３０内に金属が堆積し、それによってプラ
グ２０が形成されるが、誘電体１４の上部表面３８には
金属が大して堆積しない。第２サブ段階（図４Ｂ）で
は、従来の異方性「ブランケット」堆積法により、上部
表面３８上に金属層１６が堆積する。
【００３０】任意選択的段階３（上記「工程の概要」の
項参照）を省略し、障壁層２１を堆積しない場合には、
第１サブ段階で使用する従来の選択的ＣＶＤ法は、障壁
層２１ではなく、半導体層１２上の堆積を選択的に助長
する。様々な半導体や障壁材のために選択される、様々
な選択的ＣＶＤ法が知られている。
項参照）を省略し、障壁層２１を堆積しない場合には、
第１サブ段階で使用する従来の選択的ＣＶＤ法は、障壁
層２１ではなく、半導体層１２上の堆積を選択的に助長
する。様々な半導体や障壁材のために選択される、様々
な選択的ＣＶＤ法が知られている。
【００３１】４．キャビティ側壁の突起の作製法 本特許明細書の「工程の概要」の項で、本発明による５
段階のプラグおよび配線作製法について説明した。この
方法の段階２（図３Ｂ）は、その口３４が内向きの突起
３２を有するキャビティの作製段階である。次に、上記
段階２を実行するための様々な方法について説明する。
段階のプラグおよび配線作製法について説明した。この
方法の段階２（図３Ｂ）は、その口３４が内向きの突起
３２を有するキャビティの作製段階である。次に、上記
段階２を実行するための様々な方法について説明する。
【００３２】図５は、突起３２を形成する１つの方法を
示す。この方法は、段階１の変更を必要とする。具体的
には、段階１で誘電体１４を２層に堆積する。下層４６
は比較的高いエッチング速度を有し、上層４８は比較的
低いエッチング速度を有する。その次のキャビティ３０
をエッチングする段階２では、上層の低いエッチング速
度のために、上層の遅いエッチング速度は下層より横方
向にエッチングを少なくし、それにより上層に望ましい
突起が形成される。
示す。この方法は、段階１の変更を必要とする。具体的
には、段階１で誘電体１４を２層に堆積する。下層４６
は比較的高いエッチング速度を有し、上層４８は比較的
低いエッチング速度を有する。その次のキャビティ３０
をエッチングする段階２では、上層の低いエッチング速
度のために、上層の遅いエッチング速度は下層より横方
向にエッチングを少なくし、それにより上層に望ましい
突起が形成される。
【００３３】エッチング速度を左右する１つの特徴は、
密度である。特に、下層４６のエッチング速度が比較的
高く、上層４８のエッチング速度が比較的低くなるよう
に、これらの層を堆積する１つの方法は、上層４８が下
層４６より密度が高くなるように、異なるプロセス・パ
ラメータを用いて２つの層４６、４８を堆積することで
ある。堆積される誘電体薄膜の密度に影響することがよ
く知られている誘電体ＣＶＤプロセス・パラメータとし
て、ＲＦ電力、処理室圧力、処理剤のそれぞれの分圧、
アルゴン衝突、および誘電体中のドーパント（堆積中に
処理ガス混合体に含まれるか、あるいはその後に誘電体
薄膜に注入される）がある。
密度である。特に、下層４６のエッチング速度が比較的
高く、上層４８のエッチング速度が比較的低くなるよう
に、これらの層を堆積する１つの方法は、上層４８が下
層４６より密度が高くなるように、異なるプロセス・パ
ラメータを用いて２つの層４６、４８を堆積することで
ある。堆積される誘電体薄膜の密度に影響することがよ
く知られている誘電体ＣＶＤプロセス・パラメータとし
て、ＲＦ電力、処理室圧力、処理剤のそれぞれの分圧、
アルゴン衝突、および誘電体中のドーパント（堆積中に
処理ガス混合体に含まれるか、あるいはその後に誘電体
薄膜に注入される）がある。
【００３４】図６は、突起３２を有するキャビティ３０
を作製する段階２を実行する代替法を示す。この代替法
では、誘電体１４を段階１で単一の均等な単層として堆
積する（図３Ａ）が、続く段階２のエッチング（図３
Ｂ）は２つのサブ段階に分けて実施する。図６Ａに示す
第１サブ段階では、キャビティをエッチングしながらキ
ャビティ３０の側壁にパッシベーション層を堆積するこ
とにより、横方向のエッチングを最小にする従来の異方
性エッチング法を使用して、キャビティの口３４のすぐ
下のキャビティ３０の最上部または「ネック」部４０を
エッチングする。図６Ｂに示す第２サブ段階では、比較
的等方性エッチングであり、側壁にパッシベーション層
をほとんどまたは全く堆積しない従来のエッチング法を
使用して、キャビティの残部（下部）をエッチングす
る。第２サブ段階中、その前にキャビティ・ネックの側
壁に堆積したパッシベーション層は、横方向のエッチン
グを防止し続け、それによって所望の突起３２が形成さ
れる。
を作製する段階２を実行する代替法を示す。この代替法
では、誘電体１４を段階１で単一の均等な単層として堆
積する（図３Ａ）が、続く段階２のエッチング（図３
Ｂ）は２つのサブ段階に分けて実施する。図６Ａに示す
第１サブ段階では、キャビティをエッチングしながらキ
ャビティ３０の側壁にパッシベーション層を堆積するこ
とにより、横方向のエッチングを最小にする従来の異方
性エッチング法を使用して、キャビティの口３４のすぐ
下のキャビティ３０の最上部または「ネック」部４０を
エッチングする。図６Ｂに示す第２サブ段階では、比較
的等方性エッチングであり、側壁にパッシベーション層
をほとんどまたは全く堆積しない従来のエッチング法を
使用して、キャビティの残部（下部）をエッチングす
る。第２サブ段階中、その前にキャビティ・ネックの側
壁に堆積したパッシベーション層は、横方向のエッチン
グを防止し続け、それによって所望の突起３２が形成さ
れる。
【００３５】段階２を実行する、すなわち突起３２を有
するキャビティ３０を形成する上述の方法は全てサブト
ラクティブ法であり、キャビティ３０の残部がエッチン
グされた後に残る誘電体材料が突起である。対照的に、
図７に示すのは、段階２を２つのサブ・段階として実施
するアディティブ法であり、第１がエッチング・サブ段
階であり、続く堆積・サブ段階である。
するキャビティ３０を形成する上述の方法は全てサブト
ラクティブ法であり、キャビティ３０の残部がエッチン
グされた後に残る誘電体材料が突起である。対照的に、
図７に示すのは、段階２を２つのサブ・段階として実施
するアディティブ法であり、第１がエッチング・サブ段
階であり、続く堆積・サブ段階である。
【００３６】図７Ａに示す第１サブ段階では、従来のエ
ッチング法を用いて、突起の無い垂直側壁を有する従来
のバイア・キャビティ３０をエッチングする。
ッチング法を用いて、突起の無い垂直側壁を有する従来
のバイア・キャビティ３０をエッチングする。
【００３７】図７Ｂに示す第２サブ段階では、キャビテ
ィ・ネック４０（すなわち、側壁の上部のキャビティの
口３４のすぐ下の部分）の側壁に、耐エッチング剤材料
（etchant-resistant material）の凸形層または突起３
２を堆積する。
ィ・ネック４０（すなわち、側壁の上部のキャビティの
口３４のすぐ下の部分）の側壁に、耐エッチング剤材料
（etchant-resistant material）の凸形層または突起３
２を堆積する。
【００３８】凸形層または突起３２として堆積する材料
を「耐エッチング剤」と記述する場合、その後の段階５
で、材料層１６の部分を除去して配線ライン１８を形成
するときに使用するエッチング剤に対し、その材料が耐
性を持つことを意味する。材料の選択は、段階５で使用
するエッチング剤に依存し、またエッチング剤は、段階
４で堆積する金属の種類に依存する。例えば、段階４で
アルミニウムを堆積し、アルミニウムを段階５で従来の
塩素含有エッチング剤でエッチングすると仮定する。こ
の場合、適切な耐エッチング剤材料として、窒化チタ
ン、チタン層の上に堆積した窒化チタン層、タンタル、
窒化タンタル、またはタンタル層の上に堆積した窒化チ
タン層が挙げられる。
を「耐エッチング剤」と記述する場合、その後の段階５
で、材料層１６の部分を除去して配線ライン１８を形成
するときに使用するエッチング剤に対し、その材料が耐
性を持つことを意味する。材料の選択は、段階５で使用
するエッチング剤に依存し、またエッチング剤は、段階
４で堆積する金属の種類に依存する。例えば、段階４で
アルミニウムを堆積し、アルミニウムを段階５で従来の
塩素含有エッチング剤でエッチングすると仮定する。こ
の場合、適切な耐エッチング剤材料として、窒化チタ
ン、チタン層の上に堆積した窒化チタン層、タンタル、
窒化タンタル、またはタンタル層の上に堆積した窒化チ
タン層が挙げられる。
【００３９】多くのスパッタ法は、材料を堆積するとき
にキャビティ・ネックにオーバハング（張出し）ができ
る傾向があるので、スパッタは、キャビティ・ネック４
０の側壁に突起３２を堆積するのに適した方法である。
多くの適用分野において、こうしたオーバハングは望ま
しくなく、スパッタリング法はオーバハングを最小限に
抑制するように設計される。しかし、本発明では、制御
された量のオーバハングは、突起３２を形成するのに役
立つ。
にキャビティ・ネックにオーバハング（張出し）ができ
る傾向があるので、スパッタは、キャビティ・ネック４
０の側壁に突起３２を堆積するのに適した方法である。
多くの適用分野において、こうしたオーバハングは望ま
しくなく、スパッタリング法はオーバハングを最小限に
抑制するように設計される。しかし、本発明では、制御
された量のオーバハングは、突起３２を形成するのに役
立つ。
【００４０】本発明の好適な実施例では、突起３２およ
び障壁２１を同一材料で構成し、同時に堆積する。これ
により、段階２（突起３２の形成）および段階３（障壁
層２１の堆積）を単一プロセス段階として実行すること
が可能になり、プロセス段階の総数が減少するので有利
である。
び障壁２１を同一材料で構成し、同時に堆積する。これ
により、段階２（突起３２の形成）および段階３（障壁
層２１の堆積）を単一プロセス段階として実行すること
が可能になり、プロセス段階の総数が減少するので有利
である。
【００４１】シリコン基板１２上にアルミニウムのプラ
グおよび配線を作製する本発明の好適なプロセスでは、
突起３２および障壁２１の両方を形成するために堆積す
る材料として、窒化チタンを使用することが望ましい。
窒化チタンは、上述の通り、アルミニウムをエッチング
するために一般的に使用される塩素系エッチング剤によ
るエッチングに抵抗性があるので、突起３２を形成する
のに適している。窒化チタンは、アルミニウムが下のシ
リコンに拡散するのを防止する障壁として幅広く使用さ
れるので、障壁２１を形成するのにも適している。
グおよび配線を作製する本発明の好適なプロセスでは、
突起３２および障壁２１の両方を形成するために堆積す
る材料として、窒化チタンを使用することが望ましい。
窒化チタンは、上述の通り、アルミニウムをエッチング
するために一般的に使用される塩素系エッチング剤によ
るエッチングに抵抗性があるので、突起３２を形成する
のに適している。窒化チタンは、アルミニウムが下のシ
リコンに拡散するのを防止する障壁として幅広く使用さ
れるので、障壁２１を形成するのにも適している。
【００４２】段階２（突起３２の形成）および段階３
（障壁２１の堆積）を単一処理段階として実行すること
は、適切な厚さの障壁層２１と同時に適切な厚さの突起
３２が堆積するように、キャビティ・ネックにおける堆
積速度とキャビティ底部における堆積速度とのかね合い
に依存する。キャビティ・ネックおよびキャビティ底部
におけるそれぞれの堆積速度間の比が高すぎたり、低す
ぎる場合、適切な幅の突起３２を堆積すると、障壁２１
は薄すぎるか厚すぎるかのいずれかとなる。さらに、キ
ャビティ底部に対しキャビティ・ネックの堆積速度が高
すぎる場合、突起の成長が早すぎるために、キャビティ
底部をスパッタ材で被覆することが阻止される。
（障壁２１の堆積）を単一処理段階として実行すること
は、適切な厚さの障壁層２１と同時に適切な厚さの突起
３２が堆積するように、キャビティ・ネックにおける堆
積速度とキャビティ底部における堆積速度とのかね合い
に依存する。キャビティ・ネックおよびキャビティ底部
におけるそれぞれの堆積速度間の比が高すぎたり、低す
ぎる場合、適切な幅の突起３２を堆積すると、障壁２１
は薄すぎるか厚すぎるかのいずれかとなる。さらに、キ
ャビティ底部に対しキャビティ・ネックの堆積速度が高
すぎる場合、突起の成長が早すぎるために、キャビティ
底部をスパッタ材で被覆することが阻止される。
【００４３】スパッタ堆積では、堆積される材料が、軌
跡角度の分布（distribution of trajectory angles ）
で、半導体基板または工作物に到達することがよく知ら
れている。キャビティ・ネックおよびキャビティ底部の
それぞれの堆積速度間の比は、工作物に対し実質的に直
交しない軌跡で到達する材料の割合に比例する。
跡角度の分布（distribution of trajectory angles ）
で、半導体基板または工作物に到達することがよく知ら
れている。キャビティ・ネックおよびキャビティ底部の
それぞれの堆積速度間の比は、工作物に対し実質的に直
交しない軌跡で到達する材料の割合に比例する。
【００４４】前述の通り、本発明の突起３２および障壁
２１に好適な材料は、窒化チタンである。キャビティの
ネックと底部の堆積速度間で適切な比を達成するため
に、現在望ましい窒化チタンのスパッタ方法は、従来の
ＥＣＲ（電子サイクロトロン共鳴装置）プラズマ源を使
用する従来のイオン化スパッタ堆積法である。窒化チタ
ンの非イオン化スパッタ法では、キャビティ・ネックに
堆積する材料の割合が高くなりすぎる可能性があると予
想される。逆に、誘導性プラズマ源を使用したイオン化
スパッタ堆積法では、キャビティ底部に堆積する材料の
割合が高くなりすぎる可能性があると予想される。
２１に好適な材料は、窒化チタンである。キャビティの
ネックと底部の堆積速度間で適切な比を達成するため
に、現在望ましい窒化チタンのスパッタ方法は、従来の
ＥＣＲ（電子サイクロトロン共鳴装置）プラズマ源を使
用する従来のイオン化スパッタ堆積法である。窒化チタ
ンの非イオン化スパッタ法では、キャビティ・ネックに
堆積する材料の割合が高くなりすぎる可能性があると予
想される。逆に、誘導性プラズマ源を使用したイオン化
スパッタ堆積法では、キャビティ底部に堆積する材料の
割合が高くなりすぎる可能性があると予想される。
【００４５】キャビティのネックおよび底部における堆
積速度間の比は、キャビティ底部からキャビティ・ネッ
クへの材料の再スパッタによっても増加する。イオン化
スパッタ法では、再スパッタ速度は、工作物を支持する
電極に印加する負のＤＣバイアス電圧を増加（または減
少）することによって、増加（または減少）することが
できる。したがって、バイアス電圧の調整は、突起の幅
と障壁の厚さの比率を調整する１つの方法である。我々
は、窒化チタンの誘導結合プラズマ・イオン化スパッタ
リングの場合より、ＥＣＲイオン化スパッタリングの方
が、再スパッタ速度が高いことを我々は観察した。
積速度間の比は、キャビティ底部からキャビティ・ネッ
クへの材料の再スパッタによっても増加する。イオン化
スパッタ法では、再スパッタ速度は、工作物を支持する
電極に印加する負のＤＣバイアス電圧を増加（または減
少）することによって、増加（または減少）することが
できる。したがって、バイアス電圧の調整は、突起の幅
と障壁の厚さの比率を調整する１つの方法である。我々
は、窒化チタンの誘導結合プラズマ・イオン化スパッタ
リングの場合より、ＥＣＲイオン化スパッタリングの方
が、再スパッタ速度が高いことを我々は観察した。
【００４６】突起３２の幅もまた、堆積した薄膜の圧縮
応力の量に比例して増加する。スパッタ堆積した窒化チ
タン薄膜は圧縮応力が高く、薄膜の隅部のふくらみが助
長される。薄膜の応力は、基板の温度および堆積プロセ
ス中のスパッタ反応室内の窒素ガスの分圧によって影響
される。これらのパラメータは、窒化チタン薄膜の応力
を調節するよう調整することができ、それによって突起
３２の幅を調整することができる。
応力の量に比例して増加する。スパッタ堆積した窒化チ
タン薄膜は圧縮応力が高く、薄膜の隅部のふくらみが助
長される。薄膜の応力は、基板の温度および堆積プロセ
ス中のスパッタ反応室内の窒素ガスの分圧によって影響
される。これらのパラメータは、窒化チタン薄膜の応力
を調節するよう調整することができ、それによって突起
３２の幅を調整することができる。
【００４７】突起３２を形成するための耐エッチング材
料（例えばＴｉＮ）の堆積により、誘電体１４の外部表
面３８上に耐エッチング材料の層５２も堆積される。し
たがって、プロセス段階２の終了後に生成される構造
は、図３Ｂではなく、図７Ｂに示す通りであり、層５２
はこれらの２つの図の間の唯一の相違点である。その
後、プロセス段階４（図３Ｃ）で堆積する金属層１６
（例えばアルミニウム）を、耐エッチング材料の層５２
の上に直接堆積し、図７Ｃに示す構造を形成することが
できる。
料（例えばＴｉＮ）の堆積により、誘電体１４の外部表
面３８上に耐エッチング材料の層５２も堆積される。し
たがって、プロセス段階２の終了後に生成される構造
は、図３Ｂではなく、図７Ｂに示す通りであり、層５２
はこれらの２つの図の間の唯一の相違点である。その
後、プロセス段階４（図３Ｃ）で堆積する金属層１６
（例えばアルミニウム）を、耐エッチング材料の層５２
の上に直接堆積し、図７Ｃに示す構造を形成することが
できる。
【００４８】次に、プロセス段階５で、耐エッチング材
料５２をエッチングするよりかなり高い速度で金属層１
６をエッチングするエッチング剤を使用し、従来の任意
のパターニング・プロセスによって、金属層１６をパタ
ーン化して、配線ライン１８を形成する。例えば、金属
層１６がアルミニウムであり、耐エッチング材料５２が
窒化チタンである場合、窒化チタンよりアルミニウムを
かなり高い速度で塩素を含むエッチング剤を使用して、
金属層をパターン化することができる。一般的に金属パ
ターニング・プロセスの段階は、金属層１６の上にフォ
トレジストを堆積し、配線ライン１８の所望位置以外の
部分からフォトレジストをフォトリソグラフィにより除
去し、次にフォトレジストで被覆されない金属層の部分
をエッチングする。段階５の結果、図７Ｄに示す構造が
形成され、金属配線ライン１８が金属プラグ２０の上に
きて、これと接触する。プラグ２０のネック４０に突出
する耐エッチング材料の部分３２は、たとえ配線ライン
が過剰にエッチングされたり多少の位置ずれが起こって
も、金属パターニング段階中にプラグがエッチングされ
ることから保護する。
料５２をエッチングするよりかなり高い速度で金属層１
６をエッチングするエッチング剤を使用し、従来の任意
のパターニング・プロセスによって、金属層１６をパタ
ーン化して、配線ライン１８を形成する。例えば、金属
層１６がアルミニウムであり、耐エッチング材料５２が
窒化チタンである場合、窒化チタンよりアルミニウムを
かなり高い速度で塩素を含むエッチング剤を使用して、
金属層をパターン化することができる。一般的に金属パ
ターニング・プロセスの段階は、金属層１６の上にフォ
トレジストを堆積し、配線ライン１８の所望位置以外の
部分からフォトレジストをフォトリソグラフィにより除
去し、次にフォトレジストで被覆されない金属層の部分
をエッチングする。段階５の結果、図７Ｄに示す構造が
形成され、金属配線ライン１８が金属プラグ２０の上に
きて、これと接触する。プラグ２０のネック４０に突出
する耐エッチング材料の部分３２は、たとえ配線ライン
が過剰にエッチングされたり多少の位置ずれが起こって
も、金属パターニング段階中にプラグがエッチングされ
ることから保護する。
【００４９】図７Ｄに示すように、耐エッチング材料５
２の層が、パターニング段階後に誘電体１４の外部表面
３８上に残る。この層５２は、次のエッチング段階で、
金属１８、２０より耐エッチング材料５２に対する活性
が実質的に高いエッチング剤を使用することにより、除
去することができる。アルミニウムの配線１８およびプ
ラグ２０、ならびに窒化チタンの耐エッチング層５２の
例では、耐エッチング層を除去するのに適したエッチン
グ剤は、半導体の製造に共通的に使用される任意のふっ
素含有エッチング剤とすることができる。誘電体１４よ
り上に伸長する突起３２の部分５４（図７Ｅ参照）を横
方向にエッチングすることなく、露出層５２が除去され
るように、エッチング・プロセスは垂直の方向性が高い
ことが望ましい（異方性）。工作物上で負のＤＣバイア
スを使用する従来のプラズマ・エッチング・プロセスに
より、適切な方向性が達成することができる。図７Ｅ
は、層５２を除去した後の最終構造を示す。
２の層が、パターニング段階後に誘電体１４の外部表面
３８上に残る。この層５２は、次のエッチング段階で、
金属１８、２０より耐エッチング材料５２に対する活性
が実質的に高いエッチング剤を使用することにより、除
去することができる。アルミニウムの配線１８およびプ
ラグ２０、ならびに窒化チタンの耐エッチング層５２の
例では、耐エッチング層を除去するのに適したエッチン
グ剤は、半導体の製造に共通的に使用される任意のふっ
素含有エッチング剤とすることができる。誘電体１４よ
り上に伸長する突起３２の部分５４（図７Ｅ参照）を横
方向にエッチングすることなく、露出層５２が除去され
るように、エッチング・プロセスは垂直の方向性が高い
ことが望ましい（異方性）。工作物上で負のＤＣバイア
スを使用する従来のプラズマ・エッチング・プロセスに
より、適切な方向性が達成することができる。図７Ｅ
は、層５２を除去した後の最終構造を示す。
【００５０】本明細書全体を通して、「金属」材料とい
う場合は全て、窒化チタンやドープした半導体材料な
ど、導電体として使用できる他の全ての材料を含むもの
とする。
う場合は全て、窒化チタンやドープした半導体材料な
ど、導電体として使用できる他の全ての材料を含むもの
とする。
【図１】集積回路における従来のプラグおよび配線ライ
ンの断面図である。
ンの断面図である。
【図２】Ａは空隙を有するプラグ上の従来の「ゼロ・オ
ーバーラップ」の配線ラインの断面図である。Ｂはプラ
グの周囲を包囲する誘電体と重なる従来の配線ラインの
断面図であり、プラグに対する配線ラインの位置ずれの
ためにプラグには空隙がある。
ーバーラップ」の配線ラインの断面図である。Ｂはプラ
グの周囲を包囲する誘電体と重なる従来の配線ラインの
断面図であり、プラグに対する配線ラインの位置ずれの
ためにプラグには空隙がある。
【図３】本発明の作製法の連続的段階におけるプラグお
よび配線ラインの断面図である。
よび配線ラインの断面図である。
【図４】Ａは選択的ＣＶＤによって作製したプラグの断
面図である。Ｂはその後で集積回路の表面上に堆積した
導体材料の断面図である。
面図である。Ｂはその後で集積回路の表面上に堆積した
導体材料の断面図である。
【図５】エッチング速度の下層の誘電体およびエッチン
グ速度の低い上層の誘電体をそれぞれ堆積し、次にキャ
ビティをエッチングすることによって作製される、本発
明の突起を有するキャビティの断面図である。
グ速度の低い上層の誘電体をそれぞれ堆積し、次にキャ
ビティをエッチングすることによって作製される、本発
明の突起を有するキャビティの断面図である。
【図６】異方性エッチング段階の後、等方性エッチング
段階によって、本発明の突起を有するキャビティを作製
する２段階の断面図である。
段階によって、本発明の突起を有するキャビティを作製
する２段階の断面図である。
【図７】キャビティの口における突起をＰＶＤによって
堆積する作製プロセスの連続段階におけるプラグおよび
配線ラインの断面図である。
堆積する作製プロセスの連続段階におけるプラグおよび
配線ラインの断面図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハイム ヌルマン アメリカ合衆国， カリフォルニア州， パロ アルト， エル カミノ ウェイ 4155−６
Claims (18)
- 【請求項１】 半導体工作物上に垂直に伸長する導電性
プラグを作製する方法であって、 外部表面を有する誘電体層を前記工作物上に堆積する段
階と、 前記誘電体の前記外部表面におけるキャビティの口から
下向きに垂直に伸長するキャビティ側壁によって境界を
定められるキャビティを前記誘導体に形成する段階であ
って、前記側壁が前記キャビティの口付近に内向きに伸
長する横方向の突起を含む階と、 前記キャビティを埋めるために導電性材料を堆積し、そ
れによってプラグを形成する段階と、 を含む方法。 - 【請求項２】 前記誘電体層を堆積する段階が、 下層の誘電体を堆積する段階と、 前記下層より低いエッチング速度で上層の誘電体を堆積
する段階であって、前記上層が前記下層の上に堆積する
段階をさらに含む請求項１記載の方法。 - 【請求項３】 前記下層の誘電体を前記上層の誘電体よ
り低い密度で堆積される請求項２記載の方法。 - 【請求項４】 前記キャビティを形成する段階が、 前記キャビティの上方部分の底面を前記上方部分の側面
より高い速度でエッチングする第１異方性エッチング・
プロセスを用いて、前記キャビティの前記上方部分を前
記誘電体層にエッチングする段階と、次いで、 前記第１エッチング・プロセスより等方性が強い第２エ
ッチング・プロセスを用いて、前記キャビティの下方部
分を前記誘導体層にエッチングする段階を、 さらに含む請求項１記載の方法。 - 【請求項５】 前記第１エッチング・プロセスが前記キ
ャビティの前記上方部分の側面にパッシベーション層を
堆積し、前記パッシベーション層が前記第２エッチング
・プロセス中における前記キャビティの前記上方部分の
側面のエッチングを阻止する請求項４記載の方法。 - 【請求項６】 前記突起を有するキャビティを形成する
段階が、 前記キャビティを前記誘電体層にエッチングする段階
と、 前記キャビティの口に隣接するキャビティの側壁に耐エ
ッチング剤材料を堆積する段階であって、前記耐エッチ
ング剤材料が、前記耐エッチング剤材料をエッチングす
るより実質的に高い速度で前記導電性材料をエッチング
する少なくとも１つのエッチング剤物質によるエッチン
グに対して耐性を有する段階を、 さらに含む請求項１記載の方法。 - 【請求項７】 前記導電性材料がアルミニウムであり、
前記耐エッチング剤材料が、窒化チタン、チタン層上に
堆積される窒化チタン層、タンタル、窒化タンタル、お
よびタンタル層上に堆積される窒化タンタル層から成る
グループから選択される請求項６記載の方法。 - 【請求項８】 前記耐エッチング剤材料を堆積する段階
が、耐エッチング剤材料の電子サイクロトロン共鳴イオ
ン化スパッタ堆積を含む請求項６記載の方法。 - 【請求項９】 耐エッチング剤材料が窒化チタンである
請求項８記載の方法。 - 【請求項１０】 前記誘電体の前記外部表面の上および
前記プラグの上に１層の導電性材料を堆積する段階と、 前記金属プラグに接続する水平方向に伸長する配線導体
がエッチングされずに残るように、前記キャビティの口
の２つの相対する側辺部における前記導電性材料層の部
分をエッチングする段階を、 さらに含み、 前記突起の内向きの伸長が、前記導電性材料層をエッチ
ングする段階でプラグが前記突起を超えてエッチングさ
れるのを防止するのに充分である請求項１記載の方法。 - 【請求項１１】 前記配線が第１および第２横方向縁部
によって境界を定められ、 前記形成段階がキャビティの口に対する配線のいずれか
一方の縁部の位置の最大限の考えられる累積誤差と等し
いかそれより大きい横方向の幅を有する突起を形成する
段階をさらに含む請求項１０記載の方法。 - 【請求項１２】 前記導電性材料が金属である請求項１
０記載の方法。 - 【請求項１３】 前記金属がアルミニウムである請求項
１２記載の方法。 - 【請求項１４】 半導体層と、 前記半導体層の上に位置する誘電体層であって、前記誘
電体層が相対する上部表面および下部表面を有し、前記
下部表面が前記半導体層に隣接する前記誘電体層と、 前記誘電体層内を前記上部表面から前記下部表面まで軸
方向に伸長する導電性プラグであって、前記プラグがそ
の軸方向の長さに沿って変化する幅を有し、前記幅が前
記上部表面付近の軸位置で最小となる前記プラグを、 含む半導体集積回路。 - 【請求項１５】 前記誘電体の前記上部表面の上に位置
し、前記プラグの上に位置しこれと電気的に接触する導
電性配線をさらに含む請求項１４記載の集積回路。 - 【請求項１６】 前記プラグの上に位置する前記配線の
部分が、前記プラグの最小幅と前記プラグに対する前記
配線の横方向の位置の最大限の考えられる累積誤差との
和と等しいかそれより大きい幅を有する請求項１５記載
の集積回路。 - 【請求項１７】 前記プラグの軸方向の長さに沿った様
々な位置におけるプラグの最大幅と最小幅の差が、前記
プラグに対する前記配線の横方向の位置の最大限の考え
られる累積誤差と等しいかそれより大きい請求項１５記
載の集積回路。 - 【請求項１８】 前記プラグの上に位置する前記配線の
部分の幅が実質的に、前記プラグの最大幅以下である請
求項１７記載の集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/762,868 US6046100A (en) | 1996-12-12 | 1996-12-12 | Method of fabricating a fabricating plug and near-zero overlap interconnect line |
| US08/762868 | 1996-12-12 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10214897A true JPH10214897A (ja) | 1998-08-11 |
Family
ID=25066241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9369819A Withdrawn JPH10214897A (ja) | 1996-12-12 | 1997-12-12 | プラグ及びニアゼロオーバラップ相互接続線の製造 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US6046100A (ja) |
| EP (1) | EP0848420A3 (ja) |
| JP (1) | JPH10214897A (ja) |
| KR (1) | KR19980064075A (ja) |
| SG (1) | SG81220A1 (ja) |
| TW (1) | TW373310B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020047711A (ja) * | 2018-09-18 | 2020-03-26 | 株式会社アルバック | 記憶素子製造方法 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6107191A (en) * | 1997-11-07 | 2000-08-22 | Lucent Technologies Inc. | Method of creating an interconnect in a substrate and semiconductor device employing the same |
| JP3221381B2 (ja) * | 1997-11-21 | 2001-10-22 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6235638B1 (en) | 1999-02-16 | 2001-05-22 | Micron Technology, Inc. | Simplified etching technique for producing multiple undercut profiles |
| KR100366635B1 (ko) * | 2000-11-01 | 2003-01-09 | 삼성전자 주식회사 | 반도체 소자의 금속 배선 및 그 제조방법 |
| JP2005050903A (ja) * | 2003-07-30 | 2005-02-24 | Toshiba Corp | 半導体装置およびその製造方法 |
| US20060009038A1 (en) | 2004-07-12 | 2006-01-12 | International Business Machines Corporation | Processing for overcoming extreme topography |
| US7705464B2 (en) * | 2004-09-13 | 2010-04-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Connection structure for semiconductor devices |
| US9076821B2 (en) * | 2007-04-30 | 2015-07-07 | Infineon Technologies Ag | Anchoring structure and intermeshing structure |
| US8319344B2 (en) * | 2008-07-14 | 2012-11-27 | Infineon Technologies Ag | Electrical device with protruding contact elements and overhang regions over a cavity |
| DE102008040597A1 (de) * | 2008-07-22 | 2010-01-28 | Robert Bosch Gmbh | Mikromechanisches Bauelement mit Rückvolumen |
| US20150302877A1 (en) * | 2012-05-16 | 2015-10-22 | HGST Netherlands B.V. | Plasma polish for magnetic recording media |
| US9940963B1 (en) | 2016-11-17 | 2018-04-10 | Western Digital Technologies, Inc. | Magnetic media with atom implanted magnetic layer |
| US10354989B1 (en) * | 2018-05-16 | 2019-07-16 | Micron Technology, Inc. | Integrated assemblies and methods of forming integrated assemblies |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4676869A (en) * | 1986-09-04 | 1987-06-30 | American Telephone And Telegraph Company At&T Bell Laboratories | Integrated circuits having stepped dielectric regions |
| JPH01286442A (ja) * | 1988-05-13 | 1989-11-17 | Sony Corp | 半導体装置の製造方法 |
| US5773537A (en) * | 1992-05-19 | 1998-06-30 | Basf Aktiengesellschaft | Ziegler-natta catalyst systems containing specific organosilicon compounds |
| US5460689A (en) * | 1994-02-28 | 1995-10-24 | Applied Materials, Inc. | High pressure plasma treatment method and apparatus |
| WO1995028000A2 (en) * | 1994-04-07 | 1995-10-19 | Philips Electronics N.V. | Method of manufacturing a semiconductor device with a multilayer wiring structure containing narrow vias |
| US5364817A (en) * | 1994-05-05 | 1994-11-15 | United Microelectronics Corporation | Tungsten-plug process |
| US5464794A (en) * | 1994-05-11 | 1995-11-07 | United Microelectronics Corporation | Method of forming contact openings having concavo-concave shape |
| US5470790A (en) * | 1994-10-17 | 1995-11-28 | Intel Corporation | Via hole profile and method of fabrication |
| US5698112A (en) * | 1994-11-24 | 1997-12-16 | Siemens Aktiengesellschaft | Corrosion protection for micromechanical metal layers |
| KR100214467B1 (ko) * | 1995-12-29 | 1999-08-02 | 구본준 | 반도체소자의 배선구조 형성방법 |
| US5851923A (en) * | 1996-01-18 | 1998-12-22 | Micron Technology, Inc. | Integrated circuit and method for forming and integrated circuit |
| US6187659B1 (en) * | 1999-08-06 | 2001-02-13 | Taiwan Semiconductor Manufacturing Company | Node process integration technology to improve data retention for logic based embedded dram |
-
1996
- 1996-12-12 US US08/762,868 patent/US6046100A/en not_active Expired - Lifetime
-
1997
- 1997-11-28 SG SG9704171A patent/SG81220A1/en unknown
- 1997-12-11 EP EP97309980A patent/EP0848420A3/en not_active Withdrawn
- 1997-12-12 KR KR1019970068083A patent/KR19980064075A/ko not_active Application Discontinuation
- 1997-12-12 TW TW086118774A patent/TW373310B/zh active
- 1997-12-12 JP JP9369819A patent/JPH10214897A/ja not_active Withdrawn
-
2000
- 2000-02-18 US US09/507,491 patent/US6455921B1/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020047711A (ja) * | 2018-09-18 | 2020-03-26 | 株式会社アルバック | 記憶素子製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6455921B1 (en) | 2002-09-24 |
| EP0848420A2 (en) | 1998-06-17 |
| US6046100A (en) | 2000-04-04 |
| SG81220A1 (en) | 2001-06-19 |
| EP0848420A3 (en) | 1999-02-03 |
| KR19980064075A (ko) | 1998-10-07 |
| TW373310B (en) | 1999-11-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6910907B2 (en) | Contact for use in an integrated circuit and a method of manufacture therefor | |
| US6245670B1 (en) | Method for filling a dual damascene opening having high aspect ratio to minimize electromigration failure | |
| US5284799A (en) | Method of making a metal plug | |
| US6204561B1 (en) | Semiconductor device having two-layer contact | |
| JPH0212917A (ja) | 半導体装置の製造方法 | |
| JPH10214897A (ja) | プラグ及びニアゼロオーバラップ相互接続線の製造 | |
| US6544871B1 (en) | Method of suppressing void formation in a metal line | |
| US20220020642A1 (en) | Ald (atomic layer deposition) liner for via profile control and related applications | |
| KR100342639B1 (ko) | 반도체 구조물의 제조 방법 | |
| JP2000332106A (ja) | 半導体装置およびその製造方法 | |
| KR19980070785A (ko) | 반도체 장치 및 그 제조 방법 | |
| KR100364260B1 (ko) | 반도체 집적 회로의 제조 방법 | |
| US6352919B1 (en) | Method of fabricating a borderless via | |
| US6559542B1 (en) | Semiconductor device and method of manufacturing the same | |
| WO2002013240A2 (en) | Method for forming aluminum lines over aluminum-filled vias in a semiconductor substrate | |
| KR20000017345A (ko) | 반도체 장치의 제조 방법 | |
| KR100321141B1 (ko) | 반도체장치의제조방법 | |
| KR100245306B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| JPH11265934A (ja) | 接続部の形成方法 | |
| KR100373706B1 (ko) | 반도체 소자의 배선 형성 방법 | |
| KR100327581B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| EP0543254B1 (en) | A method of forming high-stability metallic contacts in an integrated circuit with one or more metallized layers | |
| KR960006694B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| JPH02281622A (ja) | 半導体装置の製造方法 | |
| KR20000042855A (ko) | 반도체 소자의 금속배선 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050301 |