JPH04212449A - 半導体メモリ装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体メモリ装置及びそ
の製造方法に関する。

【０００２】

【従来の技術】図１８は従来のスタック型ＤＲＡＭのセ
ル構成を示す正面断面図である。１９は電荷蓄積電極、
１８はプレート電極、８は容量酸化膜、２０はスイッチ
ングトランジスタ、４はゲート電極、１はソース領域、
２１はビット線である。

【０００３】同図において、電荷は電荷蓄積電極１９と
、プレート電極１８と、これらの電極１８，１９に挟ま
れた容量酸化膜８よりなる容量に蓄えられる構成である
。そしてスイッチングトランジスタ２０のゲート電極４
に印加された電圧により、スイッチングトランジスタ２
０がオン（ＯＮ）し、電荷蓄積電極８に蓄積された電荷
がソース領域１とゲート電極４を介してビット線２１に
流れ、情報の書込み、読出しを可能にする。ところでＤ
ＲＡＭの高集積化に伴いメモリセルの面積は小さくなり
、それと共に容量領域の平面寸法も小さくなってきてい
る。そこで上記従来例のスタック型ＤＲＡＭのように、
層間、側壁部分に容量を形成したり、あるいはトレンチ
型ＤＲＡＭのように、Ｓｉ基板に形成された溝側壁に容
量を形成することにより、ある大きさ以上の容量値を得
る工夫がなされている（これらの技術に関しては、例え
ば、Ｈ．Ｗａｔａｎａｂｅ　ｅｔ．ａｌ．：ＳＴａｃｈ
ｅｄ　Ｃａｐａｃｉｔｏｒ　Ｃｅｌｌ　ｆｏｒ　Ｈｉｇ
ｈ−ｄｅｎｓｉｔｙ　ｄｙｎａｍｉｃ　ＲＡＭｓ”アイ
・イー・デー・エム　　ダイジェスト　　オブ　　テク
ニカルペーパーズ（ＩＥＤＭ　Ｄｉｇ．ｏｆＴｅｃｈ．
ｐａｐｅｒｓ）（１９８８）Ｐ．６００に記載されてい
る）。

【０００４】

【発明が解決しようとする課題】上記従来技術において
、スタック型ＤＲＡＭの場合、メモリセルの小面積化に
伴い、容量を形成する層間、側壁部分の面積も小さくな
るため、容量値も小さくなる。そこで容量絶縁膜厚を小
さくすること、高誘電率を持つ絶縁膜を使用することが
考えられるが、信頼性などの面で現状では実現が困難で
ある。またトレンチ型ＤＲＡＭの場合、溝を深くするこ
とにより大きな容量値を取り得るが、Ｓｉ基板に深いト
レンチを均一に形成する技術は困難であるという問題が
ある。

【０００５】本発明の目的は、より高い集積度を確保し
ながら従来のような容量値を確保できる半導体メモリ装
置及びその製造方法を提供することにある。

【０００６】

【課題を解決するための手段】本発明の請求項１記載の
半導体メモリ装置は、半導体基板上にワード線、ビット
線、電荷蓄積電極、プレート電極を積層した構造を有し
た任意番地の情報書込み読み出し記憶装置において、隣
接する２つのメモリセルの一方のセルＡの電荷蓄積電極
Ａ’は広い電極面を前記基板表面に垂直方向に有し、か
つ前記隣接する２つのセル領域と分離領域にまたがり、
隔数に位置するコンタクトを通して基板に接続する構造
を有し、他方のセルＢの電荷蓄積電極Ｂ’は、前記電荷
蓄積電極Ａ’の周囲に、広い電極面を有しており、前記
コンタクトに隣接するいずれかのコンタクトを通して基
板に接続する構造を有することを特徴とする。

【０００７】また、本発明の請求項２記載の半導体メモ
リ装置は、上記構成の電荷蓄積電極Ａ’の平面上長辺の
寸法（ｌ１）が、平面幾何学的に同位置にある２つの電
荷蓄積電極／基板コンタクト間の距離（ｌ２）からリソ
グラィの公称の重ね合せ精度（△Ｌ）の２倍に相当する
長さを引いた値より小さく、かつ電荷蓄積電極Ａ’とＢ
’の層間膜厚と電荷蓄積電極Ｂ’の膜厚の和（ｌ３）の
２倍に相当する長さを引いた値より大きい範囲に存在す
ることを特徴とする。

【０００８】本発明の請求項４記載の半導体メモリ装置
の製造方法は、半導体基板にワード線、ソース・ドレイ
ンを形成し、更にビット線を形成する工程と、このワー
ド線およびビット線上に層間膜を形成する工程と、この
層間膜をエッチングして電荷蓄積電極と前記ソースのコ
ンタクト穴を形成する工程と、このコンタクト穴に第１
の多結晶Ｓｉを充填し、全面に第１の多結晶Ｓｉを被着
する工程と、全面に第１の酸化膜を被着後、ドライエッ
チにより、電荷蓄積電極Ａ’形成の為の溝を形成する工
程と、全面に第２の多結晶Ｓｉを蒸着後、膜厚相当分を
異方性ドライエッチにより除去する工程と、前記第１の
酸化膜をウエットエッチングにより除去する工程と、全
面に第２の酸化膜を被着後、異方性ドライエッチを行な
い、前記電荷蓄積電極Ａ’が取囲む領域と前記電極Ａ’
の周囲に前記第２の酸化膜を形成する工程と、第３の多
結晶Ｓｉを蒸着後、全面にわたり前記第３の多結晶Ｓｉ
の異方性ドライエッチを行ない、前記第３の多結晶Ｓｉ
の膜厚相当分除去して電荷蓄積電極Ｂ’を形成する工程
と、前記電極Ａ’が取囲む領域と電極Ａ’とＢ’に挟ま
れた領域に存在する前記第２の酸化膜を除去する工程と
、異方性ドライエッチにより電極Ａ’に囲まれた領域底
部、電極Ａ’Ｂ’間底部に存在する前記第１の多結晶Ｓ
ｉを全面にわたり除去する工程を含むことを特徴とする
。

【０００９】本発明の請求項５記載の半導体メモリ装置
の製造方法は、上記構成において、電荷蓄積電極Ａ’形
成時リソグラフィにおいて、重ね合せが｛ｌ３−（ｌ２
−ｌ１）／２｝以下の場合に、前記多結晶Ｓｉの電荷蓄
積電極Ｂ’のコンタクト領域にかかる部分を等方性ドラ
イエッチにより除去する工程を含むことを特徴とする。

【００１０】

【作用】請求項１記載の半導体メモリ装置の構成により
、２つの隣接するメモリセルの各容量領域が、他方のメ
モリセル領域を相互に含み、かつ、双方の蓄積電極の広
い電極面を基板表面に垂直方向に有し、隣接する２つの
メモリセル領域の周囲を取り囲む構造を呈することにな
り、従来のメモリセルと同一平面上寸法であれば、大き
な容量領域を有することができ、集積度が大きくなり、
メモリセル面積が小さくなっても大きな容量値をとり得
る半導体メモリ装置を提供できる。

【００１１】請求項２記載の半導体メモリ装置の構成に
より、電荷蓄積電極Ａ’の平面上長辺の寸法（ｌ１）が
、平面幾何学的に同位置にある２つの電荷蓄積電極／基
板コンタクト間の距離（ｌ２）からリソグラィの公称の
重ね合せ精度（△Ｌ）の２倍に相当する長さを引いた値
より小さく、かつ電荷蓄積電極Ａ’とＢ’の層間膜厚と
電荷蓄積電極Ｂ’の膜厚の和（ｌ３）の２倍に相当する
長さを引いた値より大きい範囲に存在するため、ある大
きさ以上の合せずれが生じた場合、電荷蓄積電極Ａ’が
接続するコンタクトに隣接するいずれかのコンタクトに
のみ電荷蓄積電極Ｂ’が接続することになり、電荷蓄積
電極Ｂ’／基板コンタクトがセルファラインで形成され
る。

【００１２】請求項４記載の半導体メモリ装置の製造方
法により、全面に第１の酸化膜を被着後、電荷蓄積電極
Ａ’形成の為の溝を形成し、全面に第２の多結晶Ｓｉを
蒸着後、膜厚相当分を異方性ドライエッチにより除去す
る。その後前記第１の酸化膜を除去した後、全面に第２
の酸化膜を被着後、異方性ドライエッチを行ない、前記
電荷蓄積電極Ａ’が取囲む領域と前記電極Ａ’の周囲に
前記第２の酸化膜を形成する。その後第３の多結晶Ｓｉ
を蒸着後、全面にわたり前記第３の多結晶Ｓｉの異方性
ドライエッチを行ない、前記第３の多結晶Ｓｉの膜厚相
当分除去して電荷蓄積電極Ｂ’を形成する。さらに前記
電極Ａ’が取囲む領域と電極Ａ’とＢ’に挟まれた領域
に存在する前記第２の酸化膜を除去した後、異方性ドラ
イエッチにより電極Ａ’に囲まれた領域底部、電極Ａ’
Ｂ’間底部に存在する前記第１の多結晶Ｓｉを全面にわ
たり除去するため、セルファラインで電荷蓄積電極Ａ’
とＢ’を形成できる。

【００１３】請求項５記載の半導体メモリ装置の製造方
法により、重ね合せが｛ｌ３−（ｌ２−ｌ１）／２｝以
下の場合に、電荷蓄積電極Ｂ’の電極端を除去するため
、１つの電荷蓄積電極Ｂ’が２つのコンタクトに接続す
ることを防止できる。

【００１４】

【実施例】本発明の半導体メモリの構造は、容量Ｃｓを
確保するために、隣接メモリの各容量領域が他方のメモ
リセル領域を相互に含み、かつ双方の電荷蓄積電極（Ａ
’，Ｂ’）の広い電極面を基板表面に垂直方向に、又Ａ
’，Ｂ’が平行になる様にし、隣接する２つのメモリセ
ル領域の周囲を取り囲む構造にしている。

【００１５】図１に本発明の一実施例である半導体メモ
リセルの構造を示す。図１（ａ）は斜め方向より隣接す
る２つのメモリセルＡ，Ｂの２つの電荷蓄積電極Ａ’，
Ｂ’を眺めたものである。同図（ａ）は後述する様に電
荷蓄積電極Ａ’形成のための溝１３（製造方法の個所で
詳述する）形成時のリソグラフィの合せ精度が（ｌ３−
△ｌ）より大きくなる様な、層間膜厚、電荷蓄積電極Ｂ
’膜厚を有する場合を示す。△ｌ＝（ｌ２−ｌ１）／２
とした。図１（ｂ）は同図（ａ）の平面図である。また
図１（ｃ）は同図（ｂ）のＸ−Ｙ断面図である。即ち図
１（ａ），（ｂ），（ｃ）は溝１３形成時のリソグラフ
ィの合せ精度が（ｌ３−△ｌ）以上の場合を示す。

【００１６】図２は本発明のメモリセルのセルファライ
ンの概念図である。同図において、電荷蓄積電極Ａ’は
コンタクト１０Ａに接続し、電荷蓄積電極Ｂ’はコンタ
クト１０Ｂ、又はコンタクト１０Ｃに接続する。酸化膜
にトレンチ（製造方法参照）を形成後、電荷蓄積電極Ａ
’がトレンチ内壁に形成される。

【００１７】この概念図に示すレイアウトは、説明の為
、トレンチを形成する時のリソグラフィの重ね合せが０
の場合を示す。即、電荷蓄積電極Ｂ’はコンタクト１０
Ｂ及びコンタクト１０Ｃの両方に均等に接続し、電荷蓄
積電極Ａ’とコンタクト１０Ｂの距離と、電荷蓄積電極
Ａ’とコンタクト１０Ｃの距離が等しく△ｌになる。ま
た斜線部１０Ｄ，１０Ｅはそれぞれ電荷蓄積電極Ｂ’と
コンタクト１０Ｂ，１０Ｃとの接続領域を示す。

【００１８】容量値を大きくとる為、電荷蓄積電極Ａ’
の平面上寸法（ｌ１）を見積る。ｌ１は、ｌ２（コンタ
クト１０Ｂとコンタクト１０Ｃの距離を示し、その値は
設計寸法から決まり、セル面積を１．８μｍ２とすると
ｌ２は３．６μｍになる）、リソグラフィ上のパラメー
タ（△Ｌ：トレンチ加工時のリソグラフィの重ね合せの
精度）、及びプロセス上のパラメータｌ３（電荷蓄積電
極Ａ’と電荷蓄積電極Ｂ’の層間絶縁膜厚と電荷蓄積電
極Ｂ’膜厚の和）からその範囲を求める。

【００１９】まず電荷蓄積電極Ａ’をコンタクト１０Ｂ
又は１０Ｃに接触させない条件から（数１）が求まる。

【００２０】

【数１】

【００２１】次に電荷蓄積電極Ｂ’を、少なくともコン
タクト１０Ｂ又は１０Ｃに接触させる条件から（数２）
が求まる。

【００２２】

【数２】

【００２３】（数１）及び（数２）より、電荷蓄積電極
Ａ’の平面上寸法ｌ１の範囲を示す（数３）が求まる。

【００２４】

【数３】

【００２５】電荷蓄積電極Ａ’と電荷蓄積電極Ｂ’の層
間絶縁膜厚、電荷蓄積電極Ｂ’厚さ、及び△Ｌを各々０
．１μｍ，０．０５μｍ，０．１μｍとすると（即、ｌ
３＝０．１５μｍ）、３．３μｍ≦ｌ１≦３．４μｍと
なる。前記層間絶縁膜、電荷蓄積電極Ｂ’が更に薄膜化
するにつれ、又トレンチ加工時のリソグラフィの重ね合
せの精度を小さくする事により、ｌ１を大きくとること
ができる。

【００２６】トレンチパターンを形成する時に、リソグ
ラフィの重ね合せが（ｌ３−△ｌ）以上の時、サイドウ
ォールのコンタクトはセルファラインで形成でき、リソ
グラフィの回数は増加しない。例えば、ｌ１を３．３５
μｍとすると、（ｌ３−△ｌ）は０．０２５μｍになる
。ｌ１を上記範囲内で大きくし、前記層間絶縁膜、電荷
蓄積電極Ｂ’が更に薄膜化すると（ｌ３−△ｌ）も更に
小さくなる。ウエハに潜在する、又は、プロセスにより
誘起される反りの為、重ね合せの精度をある大きさ以下
にする事は困難と考えられる。このため（ｌ３−△ｌ）
以上の合せずれが生じた場合、電荷蓄積電極Ａ’が接続
するコンタクト１０Ａに隣接するいずれかのコンタクト
にのみ電荷蓄積電極Ｂ’が接続することになり、電荷蓄
積電極Ｂ’／基板コンタクトがセルファラインで形成さ
れる。このセルファラインの概念はｌ１を上記範囲内で
大きくし、前記層間絶縁膜、電荷蓄積電極Ｂ’を薄膜化
して、（ｌ３−△ｌ）を重ね合せの精度以下にする時に
有効になる。

【００２７】図１（ｂ），図２において、点線で示す領
域が活性領域、×印は電荷蓄積電極Ａ’，Ｂ’のソース
１への引き出し領域を示す。

【００２８】図３はリソグラフィの合せ精度＞ｌ３−△
ｌなる場合のメモリセル構造の立体面図である。電荷蓄
積電極Ｂ’には、隣接する電極Ａ’，Ｂ’の関係がわか
る様に切欠を入れてある。本図は、ワードライン４、ビ
ットライン２１を含む層、電荷蓄積電極Ａ’，Ｂ’を基
板７との接続をする多結晶Ｓｉ層１１、及び電極Ａ’，
Ｂ’を分離するエッチングストッパとなるＳｉＮ層６、
更に電荷蓄積電極Ａ’，Ｂ’層の３層に分けて描いてい
る。電極Ａ’はコンタクト領域１０Ａの点線で囲まれた
斜線部で多結晶Ｓｉ１１に接続する。電極Ｂ’はコンタ
クト領域１０Ｂの点線で囲まれた斜線部で多結晶Ｓｉ１
１に接続する。

【００２９】次に、電荷蓄積電極Ａ’形成時の、リソグ
ラフィにおける重ね合せ精度が、（ｌ３−△ｌ）以下の
場合を、図４（ａ）〜（ｃ）に示す。

【００３０】図４（ａ）は、隣接する２つのメモリセル
をＡ，Ｂの２つの電荷蓄積電極Ａ’，Ｂ’を斜め方向か
ら眺めたものであり、同図（ｂ）は同図（ａ）の平面図
、同図（ｃ）は同図（ｂ）のＸ−Ｙ断面図を示す。特に
図４の場合、リソグラフィの重ね合せが０の場合を示し
ており、それぞれ電極Ａ’とコンタクト１０Ｂ，コンタ
クト１０Ｃの距離が△ｌになる。この条件では１つの電
荷蓄積電極Ｂ’が２つのコンタクト１０Ｂ，１０Ｃに接
続することを避けるため、電極Ｂ’のコンタクト１０Ｂ
又は１０Ｃと接続する領域を除去する必要があるが、こ
の場合は電極Ｂ’のコンタクト１０Ｃと接続する領域を
除去して図４（ａ）〜（ｃ）の様な電極形状にする。

【００３１】また図４（ｂ）において、点線で示す領域
が活性領域、×印は、電荷蓄積電極Ａ’，Ｂ’のソース
１への引き出し領域を示す。

【００３２】図１（ｃ），図４（ｃ）において、２はド
レイン、３は素子分離膜、４はワード線、５は層間絶縁
膜、６はナイトライド膜、７は基板を示す。

【００３３】以上述べた様に、本構造のメリットは、電
極Ａ’形成の為の溝形成時のリソグラフィの合せ精度が
（ｌ３−△ｌ）よりも大きくなるような電極間層間絶縁
膜厚、電極Ｂ’膜厚を持つとき、セルファラインで電極
を形成できることである。勿論、重ね合せが小さい場合
でも、前述の様に、電極端をエッチング除去することに
より電極を形成できる。

【００３４】図５（ａ），（ｂ）はセルアレー内におけ
る、電荷蓄積電極の２通りの並び方を示す。長方形で示
す領域５０に、隣接する電極Ａ’，Ｂ’は含まれている
。また２セルで１つのビット線／基板コンタクト構造を
有する。 本構造を有すると、メモリセル面積を１．８μｍ２とし
て電荷蓄積電極Ａ’の高さを０．５μｍとすると、電荷
蓄積電極Ａ’のＣｓは４１ｆＦ、電荷蓄積電極Ｂ’は４
５ｆＦとなった。なお、容量絶縁膜８厚は６ｎｍとした
。

【００３５】以下、図６〜図１２に本発明の半導体メモ
リ装置の製造方法を示す。図６（ａ）の断面図は、図６
（ｂ）に示す平面図のＸＹ断面を示すものである。

【００３６】図６では、半導体基板７上に素子分離膜３
を形成後、ワード線４、ソース１、ドレイン２を形成し
、更にビット線（不図示）を形成する。更にワード線４
およびビット線上に層間膜５、ナイトライド膜６（１０
０ｎｍ）を順次堆積する。ナイトライド膜６及び層間膜
５をエッチングして電荷蓄積電極Ａ’，Ｂ’とソース１
のコンタクト穴１０（特に電荷蓄積電極Ａ’に接続する
穴を１０Ａ，電荷蓄積電極Ｂ’に接続する穴を１０Ｂ，
１０Ｃとする）を形成後、全面に第１の多結晶Ｓｉ１１
を蒸着する。その後、第１の多結晶Ｓｉ１１にエッチバ
ック処理を施すことにより、このコンタクト穴１０に第
１の多結晶Ｓｉ１１を充填し、０．１μｍの厚さにする
。コンタクト穴１０の寸法は０．４μｍ□である。

【００３７】次に、全面に第１の酸化膜となるＨＴＯ膜
１２（Ｈｉｇｈ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｏｘｉｄｅ
膜の略）を０．７μｍ形成後、図６（ｂ）の実線９で示
す領域をレジストマスク（不図示）を用いてドライエッ
チにより除去し、メモリセルＡの電荷蓄積電極Ａ’形成
の為の溝１３を形成する。この時、電荷蓄積電極Ａ’形
成の為の溝１３の長さ（ｌ１：マスク上寸法）は隔数に
（１つおきに）存在するコンタクト１０Ｂ，１０Ｃの距
離（ｌ２）より、リソグラフィの重ね合せ精度（△Ｌ）
の２倍（２・△Ｌ）だけ短い。本実施例の場合、溝１３
の長さ（ｌ１）は３．３５μｍであり、△ｌは０．１２
５μｍである。

【００３８】次に図７では、全面に第２の多結晶Ｓｉ１
４を５０ｎｍ蒸着後、膜厚相当分を異方性ドライエッチ
により除去し、前記溝１３の側壁に第２の多結晶Ｓｉ１
４を残す。勿論、この時溝１３底部にも第１の多結晶Ｓ
ｉ１１は形成されている。

【００３９】図８では、全面のＨＴＯ膜１２をウエット
エッチングにより除去する。この場合、多結晶Ｓｉ膜１
１をエッチングストッパーとする。

【００４０】図９では、全面に第２の酸化膜となるＨＴ
Ｏ膜１５を０．１μｍ蒸着後、全面にわたり、異方性ド
ライエッチを行ない、セルＡの電荷蓄積電極Ａ’の周囲
及び、電極Ａ’に囲まれてた領域にＨＴＯ膜１５を形成
する。

【００４１】図１０では、第３の多結晶Ｓｉ膜１６を５
０ｎｍ蒸着後、全面にわたり多結晶Ｓｉ１６の異方性ド
ライエッチを行ない、多結晶Ｓｉ１６の膜厚相当分除去
してセルＢの電荷蓄積電極Ｂ’を形成する。

【００４２】図１１（ａ）では、多結晶Ｓｉをエッチン
グストッパとしてウエットエッチにより電極Ａ’が取囲
む領域と電極Ａ’とＢ’に挟まれた領域に存在するＨＴ
Ｏ膜１５を除去した後、異方性ドライエッチにより電極
Ａ’に囲まれた領域底部、電極Ａ’Ｂ’間底部に存在す
る多結晶Ｓｉ１１を全面にわたり０．１μｍ除去して、
セルＡ、セルＢの電荷蓄積電極Ａ’，Ｂ’を完全に分離
する。図１１（ａ）は溝１３が０．１μｍ合せずれを生
じた場合を示す。また、セルＡの電荷蓄積電極Ａ’の引
き出し領域は、図１１（ｂ）のＺＷ断面図に示す様にな
る。

【００４３】図６（ａ）の溝１３形成時に合せずれを生
じなかった場合、又は合せずれを生じても０．０２５μ
ｍ以下の場合、図１２に示す様に、多結晶Ｓｉ１６のセ
ルＢの電荷蓄積電極Ｂ’のコンタクト領域１０Ｃにかか
る部分を等方性ドライエッチにより除去する。一点鎖線
１７内は等方性ドライエッチを行なう場合の対象領域を
示す。但し、本工程が必要な条件は、前述の様に溝１３
形成時のコンタクト１０Ｂからの合せずれが０．０２５
μｍ以下の場合に限る。また合せずれが０．０２５μｍ
以上生じた場合、電荷蓄積電極Ｂ’は隔数に（１つおき
に）存在する２つのコンタクト１０Ｂ，１０Ｃのいずれ
か１つにのみ接続し、電荷蓄積電極Ｂ’／基板コンタク
トがセルファラインで形成される。リソグラフィ工程数
に関しては、図１８で示すところの、従来のスタック型
ＤＲＡＭと同じになり、非常に画期的なプロセスになる
。

【００４４】なお本実施例では、ＨＴＯ膜１２，１５の
代わりに、常圧ＣＶＤにより形成した酸化膜、減圧ＣＶ
Ｄにより形成した酸化膜を用いても良いことは言うまで
もない。

【００４５】本発明のセルは、前述のセルファラインの
利点以外に隣接セル領域へ、互いに拡張することから、
以下に述べる利点を有する。以下、本発明のセルを、Ｓ
ＶＣ（Ｓｐｒｅａｄ−Ｖｅｒｔｉｃａｌ−Ｃｅｌｌ）、
標準的なセルをＳＴＣ（Ｓｔａｃｋｅｄ　Ｃｅｌｌ）と
記述する。

【００４６】図１３は、ＳＶＣとＳＴＣのセル容量値（
Ｃｓ）とセル面積の関係を示す。挿入図はＳＴＣの断面
図を示す。但し、蓄積電極のみを示し、容量膜、プレー
ト電極は示されてはいない。

【００４７】ＳＶＣは容量値がＨ×（２セルに渡るキャ
パシタ平面領域の周辺長）に比例し、ＳＴＣはキャパシ
タ平面領域の面積に比例する。本図に示す様にＳＴＣを
６４ＭｄＲＡＭから２５６ＭｄＲＡＭにシュリンクする
と、ＳＴＣの容量値は面積に比例して小さくなる。ここ
で、２５６ＭｄＲＡＭの容量値の６４ＭｄＲＡＭのそれ
に対する比率を容量値縮小率と定義する。ＳＴＣの容量
値縮小率が０．３５になり、正確に０．２５（面積縮小
率）にならないのは蓄積電極の側壁の容量の増加が加味
されるからである。ＳＶＣの容量値はシェリンク前のＳ
ＴＣの容量値にほぼ等しくなる。なお、ＳＶＣの容量値
縮小率は０．４であり、ＳＴＣより若干大きくなる。こ
れは、ＳＶＣの容量値が前述の様に、周辺長に比例する
からである。このように、ＳＶＣはセルの周辺長を効率
よく利用する為、従来のＳＴＣの約３倍の容量値を有す
る。

【００４８】以下、本発明のキャパシタを作製・特性評
価した結果を図１４〜図１７に示す。セル面積は１．８
μｍ２、容量絶縁膜はＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｖｉ
ｄｅ−Ｏｘｉｄｅ）膜（７ｎｍＳｉＯ２相当）である。

【００４９】図１４は、ＳＶＣとＳＴＣのリーク電流−
セルプレート電圧特性を示す。ＳＶＣのリーク電流はＳ
ＴＣと同程度であり、又１セル当りのリーク電流を５ｆ
Ａとすると、動作範囲（１．６５Ｖ）では問題ない。

【００５０】図１５は、ＳＶＣの耐圧分布を示す。ブレ
ークダウン電圧は８．５Ｖであり良好である。

【００５１】図１６は、ＳＶＣのＣ−Ｖ特性を示す。プ
レート電圧が＋２Ｖ〜−２Ｖで、容量変化は５％以下で
あり問題ない。

【００５２】図１７は、セル容量値Ｃｓ−キャパシタの
高さの関係を示す。セル容量値Ｃｓはキャパシタの高さ
により制御される。

【００５３】以上、本発明のセルＳＶＣは、特性的にも
良好であり、ＳＴＣに比べて遜色が無いことがわかる。

【００５４】

【発明の効果】以上のように請求項１記載の半導体メモ
リ装置の構成によれば、２つの隣接するメモリセルの各
容量領域が、他方のメモリセル領域を相互に含み、かつ
、双方の蓄積電極の広い電極面を基板表面に垂直方向に
有し、隣接する２つのメモリセル領域の周囲を取り囲む
構造を呈することになり、従来のメモリセルと同一平面
上寸法であれば、大きな容量領域を有することができ、
集積度が大きくなり、メモリセル面積が小さくなっても
大きな容量値をとり得る半導体メモリ装置を提供できる
。

【００５５】請求項２記載の半導体メモリ装置の構成に
よれば、電荷蓄積電極Ａ’の平面上長辺の寸法（ｌ１）
が、平面幾何学的に同位置にある２つの電荷蓄積電極／
基板コンタクト間の距離（ｌ２）からリソグラィの公称
の重ね合せ精度（△Ｌ）の２倍に相当する長さを引いた
値より小さく、かつ電荷蓄積電極Ａ’とＢ’の層間膜厚
と電荷蓄積電極Ｂ’の膜厚の和（ｌ３）の２倍に相当す
る長さを引いた値より大きい範囲に存在するため、ある
大きさ以上の合せずれが生じた場合、電荷蓄積電極Ａ’
が接続するコンタクトに隣接するいずれかのコンタクト
にのみ電荷蓄積電極Ｂ’が接続することになり、電荷蓄
積電極Ｂ’／基板コンタクトがセルファラインで形成さ
れる。

【００５６】請求項４記載の半導体メモリ装置の製造方
法によれば、全面に第１の酸化膜を被着後、電荷蓄積電
極Ａ’形成の為の溝を形成し、全面に第２の多結晶Ｓｉ
を蒸着後、膜厚相当分を異方性ドライエッチにより除去
する。その後前記第１の酸化膜を除去した後、全面に第
２の酸化膜を被着後、異方性ドライエッチを行ない、前
記電荷蓄積電極Ａ’が取囲む領域と前記電極Ａ’の周囲
に前記第２の酸化膜を形成する。その後第３の多結晶Ｓ
ｉを蒸着後、全面にわたり前記第３の多結晶Ｓｉの異方
性ドライエッチを行ない、前記第３の多結晶Ｓｉの膜厚
相当分除去して電荷蓄積電極Ｂ’を形成する。さらに前
記電極Ａ’が取囲む領域と電極Ａ’とＢ’に挟まれた領
域に存在する前記第２の酸化膜を除去した後、異方性ド
ライエッチにより電極Ａ’に囲まれた領域底部、電極Ａ
’Ｂ’間底部に存在する前記第１の多結晶Ｓｉを全面に
わたり除去するため、セルファラインで電荷蓄積電極Ａ
’とＢ’を形成できる。

【００５７】請求項５記載の半導体メモリ装置の製造方
法によれば、重ね合せが｛ｌ３−（ｌ２−ｌ１）／２｝
以下の場合に、電荷蓄積電極Ｂ’の電極端を除去するた
め、１つの電荷蓄積電極Ｂ’が２つのコンタクトに接続
することを防止できる。

【図面の簡単な説明】

【図１】電荷蓄積電極Ａ’形成時の、リソグラフィにお
ける重ね合せ精度が（ｌ３−△ｌ）以上の場合の半導体
メモリ装置を示す構造図である。

【図２】本発明のメモリセルのセルファラインの概念図
である。

【図３】リソグラフィの合せ精度＞ｌ３−△ｌなる場合
のメモリセル構造の立体面図である。

【図４】電荷蓄積電極Ａ’形成時の、リソグラフィにお
ける重ね合せ精度が（ｌ３−△ｌ）以下の場合の半導体
メモリ装置を示す構造図である。

【図５】本発明による半導体メモリ装置の一実施例を示
す構造図である。

【図６】本発明の半導体メモリ装置の製造方法を示す部
分工程図である。

【図７】本発明の半導体メモリ装置の製造方法を示す部
分工程図である。

【図８】本発明の半導体メモリ装置の製造方法を示す部
分工程図である。

【図９】本発明の半導体メモリ装置の製造方法を示す部
分工程図である。

【図１０】本発明の半導体メモリ装置の製造方法を示す
部分工程図である。

【図１１】本発明の半導体メモリ装置の製造方法を示す
部分工程図である。

【図１２】本発明の半導体メモリ装置の製造方法を示す
部分工程図である。

【図１３】ＳＶＣとＳＴＣのセル容量値（Ｃｓ）とセル
面積の関係図である。

【図１４】ＳＶＣとＳＴＣのリーク電流−セルプレート
電圧特性図である。

【図１５】ＳＶＣの耐圧分布を示す図である。

【図１６】ＳＶＣのＣ−Ｖ特性を示す図である。

【図１７】セル容量値Ｃｓ−キャパシタの高さの関係を
示す図である。

【図１８】従来例の正面断面図である。

【符号の説明】

１　　ソース ２　　ドレイン ３　　素子分離膜 ４　　ワード線 ５　　層間膜 ６　　ＳｉＮ ７　　基板 ８　　容量絶縁膜 ９　　溝形成の為のドライエッチ領域 Ａ’　　セルＡの電荷蓄積電極 Ｂ’　　セルＢの電荷蓄積電極

Claims (5)

【特許請求の範囲】
1. 【請求項１】半導体基板上にワード線、ビット線、電荷
   蓄積電極、プレート電極を積層した構造を有した任意番
   地の情報書込み読み出し記憶装置において、隣接する２
   つのメモリセルの一方のセルＡの電荷蓄積電極Ａ’は広
   い電極面を前記基板表面に垂直方向に有し、かつ前記隣
   接する２つのセル領域と分離領域にまたがり、隔数に位
   置するコンタクトを通して基板に接続する構造を有し、
   他方のセルＢの電荷蓄積電極Ｂ’は、前記電荷蓄積電極
   Ａ’の周囲に、広い電極面を有しており、前記コンタク
   トに隣接するいずれかのコンタクトを通して基板に接続
   する構造を有することを特徴とする半導体メモリ装置。
2. 【請求項２】請求項１記載の電荷蓄積電極Ａ’の平面上
   長辺の寸法（ｌ１）が、平面幾何学的に同位置にある２
   つの電荷蓄積電極／基板コンタクト間の距離（ｌ２）か
   らリソグラィの公称の重ね合せ精度（△Ｌ）の２倍に相
   当する長さを引いた値より小さく、かつ電荷蓄積電極Ａ
   ’とＢ’の層間膜厚と電荷蓄積電極Ｂ’の膜厚の和（ｌ
   ３）の２倍に相当する長さを引いた値より大きい範囲に
   存在することを特徴とする半導体メモリ装置。
3. 【請求項３】請求項２記載のリソグラフィの公称の合せ
   精度（△Ｌ）が｛ｌ３−（ｌ２−ｌ１）／２｝より大き
   くなるような、層間膜厚、電荷蓄積電極Ｂ’膜厚を有す
   ることを特徴とする半導体メモリ装置。
4. 【請求項４】半導体基板にワード線、ソース・ドレイン
   を形成し、更にビット線を形成する工程と、このワード
   線およびビット線上に層間膜を形成する工程と、この層
   間膜をエッチングして電荷蓄積電極と前記ソースのコン
   タクト穴を形成する工程と、このコンタクト穴に第１の
   多結晶Ｓｉを充填し、全面に第１の多結晶Ｓｉを被着す
   る工程と、全面に第１の酸化膜を被着後、ドライエッチ
   により、電荷蓄積電極Ａ’形成の為の溝を形成する工程
   と、全面に第２の多結晶Ｓｉを蒸着後、膜厚相当分を異
   方性ドライエッチにより除去する工程と、前記第１の酸
   化膜をウエットエッチングにより除去する工程と、全面
   に第２の酸化膜を被着後、異方性ドライエッチを行ない
   、前記電荷蓄積電極Ａ’が取囲む領域と前記電極Ａ’の
   周囲に前記第２の酸化膜を形成する工程と、第３の多結
   晶Ｓｉを蒸着後、全面にわたり前記第３の多結晶Ｓｉの
   異方性ドライエッチを行ない、前記第３の多結晶Ｓｉの
   膜厚相当分除去して電荷蓄積電極Ｂ’を形成する工程と
   、前記電極Ａ’が取囲む領域と電極Ａ’とＢ’に挟まれ
   た領域に存在する前記第２の酸化膜を除去する工程と、
   異方性ドライエッチにより電極Ａ’に囲まれた領域底部
   、電極Ａ’Ｂ’間底部に存在する前記第１の多結晶Ｓｉ
   を全面にわたり除去する工程を含むことを特徴とする半
   導体メモリ装置の製造方法。
5. 【請求項５】請求項４記載において、電荷蓄積電極Ａ’
   形成時リソグラフィにおいて、重ね合せが｛ｌ３−（ｌ
   ２−ｌ１）／２｝以下の場合に、前記多結晶Ｓｉの電荷
   蓄積電極Ｂ’のコンタクト領域にかかる部分を等方性ド
   ライエッチにより除去する工程を含むことを特徴とする
   半導体メモリ装置の製造方法。