KR100736506B1 - 불휘발성 기억 장치 - Google Patents

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사토루 고다이라
히토시 고바야시
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세이코 엡슨 가부시키가이샤
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Abstract

본 발명은, 일층 게이트형의 불휘발성 기억 장치에 관한 것으로, 특히, 기입이나 소거 등의 동작 특성이 우수한 불휘발성 기억 장치를 제공한다.
본 발명의 불휘발성 기억 장치는, 분리 절연층(20)에 의해 제1 영역(10A), 제2 영역(10B) 및 제3 영역(10C)이 획정된 제1 도전형의 반도체층(10)과, 상기 제1 영역(10A)에 설치되고, 컨트롤 게이트의 역할을 하는 제2 도전형의 반도체부(12)와, 상기 제2 영역(10B)에 설치된 상기 제1 도전형의 반도체부(10)와, 상기 제3 영역(10C)에 설치된 상기 제2 도전형의 반도체부(14)와, 상기 제1∼제3 영역(10A∼10C)의 반도체층(10)의 위쪽에 설치된 절연층(30)과, 상기 절연층(30)의 위쪽에 상기 제1∼제3 영역(10A∼10C)에 걸쳐 설치된 플로팅 게이트 전극(32)과, 상기 제1 영역(10A)에서, 상기 플로팅 게이트 전극(32)의 옆쪽에 설치된 상기 제1 도전형의 불순물 영역(34)과, 상기 제2 영역(10B)에서, 상기 플로팅 게이트 전극(32)의 옆쪽에 설치되고, 소스 영역 또는 드레인 영역이 되는 상기 제2 도전형의 불순물 영역(36)과, 상기 제3 영역(10C)에서, 상기 플로팅 게이트 전극(32)의 옆쪽에 설치되고, 소스 영역 또는 드레인 영역이 되는 상기 제1 도전형의 불순물 영역(38)을 포함한다.

Description

불휘발성 기억 장치{NONVOLATILE MEMORY DEVICE}
도 1은 제1 실시형태에 관한 불휘발성 기억 장치를 모식적으로 도시하는 사시도,
도 2는 제1 실시형태에 관한 불휘발성 기억 장치를 모식적으로 도시하는 평면도,
도 3(a)는 도 2의 A-A선에 따른 단면도, 도 3(b)는 도 2의 B-B선에 따른 단면도이고, 도 3(c)는 도 2의 C-C선에 따른 단면도,
도 4는 제2 실시형태에 관한 불휘발성 기억 장치를 모식적으로 도시하는 사시도,
도 5는 제2 실시형태에 관한 불휘발성 기억 장치를 모식적으로 도시하는 평면도,
도 6(a)는 도 5의 A-A선에 따른 단면도, 도 6(b)는 도 5의 B-B선에 따른 단면도, 도 6(c)는 도 5의 C-C선에 따른 단면도,
도 7은 도 1, 4에 도시하는 불휘발성 기억 장치의 등가 회로를 도시하는 도면,
도 8은 도 1, 4에 도시하는 불휘발성 기억 장치의 제조 공정을 도시하는 도면,
도 9는 도 1, 4에 도시하는 불휘발성 기억 장치의 제조 공정을 도시하는 도면이다.
〈도면의 주요부분에 대한 부호의 설명〉
10 : 반도체층 10A : 제1 영역
10B : 제2 영역 10C : 제3 영역
12, 14 : N형의 웰 20 : 분리 절연층
30 : 절연층 32 : 플로팅 게이트 전극
34, 38 : P형의 불순물 영역 35, 36, 40 : N형의 불순물 영역
100A, 100B, 100C : MOS 트랜지스터
본 발명은, 플로팅 게이트를 가지는 불휘발성 기억 장치에 관한 것으로, 특히, 간이한 제조 공정으로 제조할 수 있는 불휘발성 기억 장치에 관한 것이다.
불휘발성 기억 장치의 하나로서, 반도체층 위에 절연층을 통하여 설치된 플로팅 게이트 전극과, 또한, 플로팅 게이트 전극 위에 절연층을 통하여 설치된 컨트롤 게이트 전극과, 반도체층에 설치된 소스 영역 및 드레인 영역으로 이루어지는 스택 게이트형의 불휘발성 기억 장치를 들 수 있다. 이러한 스택 게이트형의 불휘발성 기억 장치에서는, 컨트롤 게이트 전극과, 드레인 영역에, 소정의 전압을 인가하여, 플로팅 게이트 전극에 전자의 주입/방출을 행함으로써 기입 및 소거가 행하 여진다.
그러나, 이러한 스택 게이트형의 불휘발성 기억 장치에서는, 2회의 게이트 전극의 형성 공정을 가지기 때문에 공정 수가 증가하고, 또한, 플로팅 게이트 전극의 위에, 박막의 절연층을 형성할 필요가 있어 제조 공정이 번잡해진다.
그래서, 스택 게이트형의 불휘발성 기억 장치에 비하여, 간이한 제조 공정으로, 또한 염가의 코스트로 제조할 수 있는 불휘발성 기억 장치로서, 일본국 특개소 63-166274호 공보에 참조의 불휘발성 기억 장치가 제안되어 있다. 상기 공보에 기재된 불휘발성 기억 장치는, 컨트롤 게이트가 반도체층 내의 N형의 불순물 영역이고, 플로팅 게이트 전극이, 일층의 폴리실리콘층 등의 도전층으로 이루어진다(이하, 「일층 게이트형의 불휘발성 기억 장치」라고 하는 경우도 있다). 이러한 일층 게이트형의 불휘발성 기억 장치는, 게이트 전극을 적층할 필요가 없기 때문에, 통상의 CM0S 트랜지스터의 프로세스와 동일하게 하여 형성할 수 있다.
본 발명은, 이른바, 일층 게이트형의 불휘발성 기억 장치에 관한 것으로, 특히, 기입이나 소거 등의 동작 특성이 우수한 불휘발성 기억 장치를 제공하는 것에 있다.
본 발명의 불휘발성 기억 장치는, 분리 절연층에 의해 제1 영역, 제2 영역 및 제3 영역이 획정된 제1 도전형의 반도체층과,
상기 제1 영역에 설치되고, 컨트롤 게이트의 역할을 하는 제2 도전형의 반도 체부와,
상기 제2 영역에 설치된 상기 제1 도전형의 반도체부와,
상기 제3 영역에 설치된 상기 제2 도전형의 반도체부와,
상기 제1∼제3 영역 반도체층의 위쪽에 설치된 절연층과,
상기 절연층의 위쪽에 상기 제1∼제3 영역에 걸쳐 설치된 플로팅 게이트 전극과,
상기 제1 영역에서, 상기 플로팅 게이트 전극의 옆쪽에 설치된 상기 제1 도전형의 불순물 영역과,
상기 제2 영역에서, 상기 플로팅 게이트 전극의 옆쪽에 설치되고, 소스 영역 또는 드레인 영역이 되는 상기 제2 도전형의 불순물 영역과,
상기 제3 영역에서, 상기 플로팅 게이트 전극의 옆쪽에 설치되고, 소스 영역 또는 드레인 영역이 되는 상기 제1 도전형의 불순물 영역을 포함한다.
본 발명의 불휘발성 기억 장치는, 이른바 일층 게이트형의 불휘발성 기억 장치이고, 제1 영역의 반도체층에 설치된 제2 도전형의 반도체부가 컨트롤 게이트의 역할을 하고, 제1∼제3 영역의 위쪽에는 플로팅 게이트 전극이 설치되어 있다. 그리고, 제2 영역의 반도체층의 위쪽에 설치된 플로팅 게이트 전극을 게이트 전극으로 하는 MOS 트랜지스터가 기입부가 되고, 제3 영역의 반도체층의 위쪽에 설치된 플로팅 게이트 전극을 게이트 전극으로 하는 MOS 트랜지스터가 소거부가 된다. 즉, 본 발명의 일층 게이트형의 불휘발성 기억 장치에서는, 기입과 소거를 채널의 도전형이 상이한 MOS 트랜지스터로 행하는 구성으로 되어 있다. 이와 같이, 기입과 소거를 상이한 MOS 트랜지스터로 행하는 이점을 이하에 설명한다. 소거는, 용량 결합이 작은 개소에 전압을 인가하고, 용량 결합이 큰 개소를 0V로 함으로써, FN 터널 전류에 의해 플로팅 게이트 전극에 주입되어 있는 전자를 끌어냄으로써 행하여진다. 종래예로서 들 수 있는 일층 게이트형의 불휘발성 기억 장치로는, 기입과 소거를 동일한 MOS 트랜지스터(동일 개소)로 행하는 타입의 것이 있다. 일층 게이트형의 불휘발성 기억 장치에서는, 컨트롤 게이트와 플로팅 게이트 전극 사이의 용량을 기입의 영역의 용량에 비하여 크게 할 필요가 있기 때문에, 기입 영역의 용량이 작아지도록 설계되어 있다. 즉, 소거 시에는, 용량 결합이 작은 개소에 소거를 위한 큰 전압을 인가해야만 하게 된다.
그러나, 특히, 미세한 불휘발성 기억 장치의 경우에는, 소거 시에 인가하는 전압에 대하여 충분한 내압을 확보할 수 없어, MOS 트랜지스터가 파괴되어 버리는 경우가 있다. 그 때문에, 본 발명의 불휘발성 기억 장치에서는, 기입과 소거를 상이한 MOS 트랜지스터로 행하고, 또한, 각각의 MOS 트랜지스터의 채널의 도전형을 상이하게 하고 있다. 소거를 행하는 MOS 트랜지스터로서, P채널형의 MOS 트랜지스터를 형성하면, 이 소거를 위한 MOS 트랜지스터는, N형의 웰의 위에 형성되게 된다. 그 때문에, 소거 시에, 웰과, 기판(반도체층)의 정션(junction) 내압까지의 전압을 인가할 수 있게 된다. 그 결과, 기입 영역과 동일한 개소에서 소거를 행하는 경우에 비하여 소거의 전압에 대한 내압을 향상시킬 수 있어, 미세화가 도모되어 신뢰성이 향상한 불휘발성 기억 장치를 제공할 수 있다.
또한, 본 발명의 불휘발성 기억 장치는, 컨트롤 게이트가 설치되어 있는 제1 영역에서, 플로팅 게이트 전극을 끼도록, 제1 도전형의 불순물 영역이 설치되어 있다. 즉, N웰(컨트롤 게이트)에는, 절연층과, 플로팅 게이트 전극과, 불순물 영역을 가지는 제1 도전형의 채널을 가지는 MOS 트랜지스터가 설치되게 된다. 본 발명의 불휘발성 기억 장치에서는, 컨트롤 게이트에 전압을 인가함으로써, 용량비에 따른 전압을 플로팅 게이트 전극에 인가할 수 있다. 컨트롤 게이트에 전압이 인가되었을 때에, MOS 트랜지스터의 채널이 유기됨으로써, 컨트롤 게이트의 공핍화를 방지할 수 있다. 그 때문에, 용량 결합을 증가시킬 수 있어, 기입 속도의 향상을 도모할 수 있다. 그 결과, 동작 특성이 향상한 불휘발성 기억 장치를 제공할 수 있다.
이 불휘발성 기억 장치에서, 상기 제2 도전형의 반도체부는, N형의 웰일 수 있다.
이 불휘발성 기억 장치에서, 상기 플로팅 게이트 전극과 제1∼제3 영역에서의 상기 반도체층의 겹침 면적의 총계와, 상기 제1 영역에서의 상기 반도체부와 상기 플로팅 게이트 전극의 겹침 면적과의 비는, 10:6∼10:9일 수 있다.
본 발명의 제2 불휘발성 기억 장치는, 분리 절연층에 의해 제1 영역, 제2 영역 및 제3 영역이 획정된 제1 도전형의 반도체층과,
상기 제1 영역 및 제2 영역을 둘러싸도록 상기 반도체층에 설치된 상기 제1 도전형의 반도체부와,
상기 제3 영역의 상기 반도체층에 설치된 제2 도전형의 반도체부와,
상기 제1∼제3 영역의 반도체층의 위쪽에 설치된 절연층과,
상기 절연층의 위쪽에 제1∼제3 영역에 걸쳐 설치된 플로팅 게이트 전극과,
상기 제1 영역에서, 상기 플로팅 게이트 전극의 아래쪽의 반도체층에 설치되고, 컨트롤 게이트의 역할을 하는 상기 제2 도전형의 제1 불순물 영역과,
상기 제2 영역에서, 상기 플로팅 게이트 전극의 옆쪽에 설치되고, 소스 영역 또는 드레인 영역이 되는 상기 제2 도전형의 제2 불순물 영역과,
상기 제3 영역에서, 상기 플로팅 게이트 전극의 옆쪽에 설치되고, 소스 영역 또는 드레인 영역이 되는 상기 제1 도전형의 제3 불순물 영역을 포함한다.
본 발명의 제2 불휘발성 기억 장치는, 제1 불휘발성 기억 장치와 마찬가지로, 신규 구조를 가지는 일층 게이트형의 불휘발성 기억 장치를 제공한다. 제2 불휘발성 기억 장치에서는, 제1 영역의 플로팅 게이트 전극의 아래쪽으로 설치된 제2 도전형의 제1 불순물 영역이 컨트롤 게이트의 역할을 하고 있다. 그 때문에, 웰 전체가 컨트롤 게이트인 제1 불휘발성 기억 장치에 비하여, 미세화가 도모된 불휘발성 기억 장치를 제공할 수 있다.
이 불휘발성 기억 장치에서, 또한, 상기 제1 영역에서, 상기 플로팅 게이트 전극의 옆쪽에 상기 제1 불순물 영역에 비하여 불순물의 농도가 높은 제4 불순물 영역을 포함할 수 있다.
이 불휘발성 기억 장치에서, 상기 플로팅 게이트 전극과 제1∼제3 영역에서의 상기 반도체층의 겹침 면적의 총계와, 상기 제1 영역에서의 상기 제1 불순물 영역과 상기 플로팅 게이트 전극의 겹침 면적과의 비는, 10:6∼10:9일 수 있다.
(제1 실시형태)
이하에, 본 실시형태에 관한 불휘발성 기억 장치에 관하여 도 1∼3을 참조하면서 설명한다. 도 1은, 본 실시형태의 불휘발성 기억 장치인 메모리 셀(C100)을 도시하는 사시도이고, 도 2는 메모리 셀(C100)의 플로팅 게이트 전극(32)과, 불순물 영역의 배치를 도시하는 평면도이고, 도 3(a)는 도 2의 A-A선에 따른 단면도이다. 도 3(b)는, 도 2의 B-B선에 따른 단면도이다. 도 3(c)는, 도 2의 C-C선에 따른 단면도이다. 또한, 도 1의 X-X선은, 도 2의 X-X선과 대응한다.
도 1에 도시되는 것과 같이, 본 실시형태에 관한 메모리 셀(C100)은, P형의 반도체층(10)에 설치되어 있다. 반도체층(10)은, 분리 절연층(20)에 의해 제1 영역(10A)과, 제2 영역(10B)과, 제3 영역(10C)이 획정되어 있다. 제1 영역(10A)과 제3 영역(10C)에는, N형의 웰(12, 14)이 설치되어 있다. 제1 영역(10A)의 N형의 웰(12)은, 메모리 셀(C100)의 컨트롤 게이트의 역할을 한다. 제2 영역(10B)은, 후술하는 플로팅 게이트 전극(32)에 전자의 주입이 행하여지는 기입부이다. 제3 영역(10C)은 플로팅 게이트 전극(32)에 주입된 전자를 방출하기 위한 소거부이다. 각 영역의 단면 구조에 관해서는 후술한다.
제1 영역(10A)∼제3 영역(10C)의 반도체층(10)의 위에는, 절연층(30)이 설치되어 있다. 절연층(30)의 위에는, 제1∼제3 영역(10A, 10B, 10C)에 걸쳐 플로팅 게이트 전극(32)이 설치되어 있다. 또한, 제1 영역(10A)에서는, 플로팅 게이트 전극(32)이 설치되어 있는 영역과 분리 절연층(20)에 의해 분리된 영역에 N형의 불순물 영역(40)이 설치되어 있다. N형의 불순물 영역(40)은, 컨트롤 게이트인 N형의 웰(12)에 기입 시에 전압을 인가하기 위한 콘택트 영역이다.
제1 영역(10A)에서, 도 1, 2에 도시하는 것과 같이, 플로팅 게이트 전극(32)을 끼는 위치에 P형의 불순물 영역(34)이 설치되어 있다. 마찬가지로, 제2 영역(10B)에서는, 플로팅 게이트 전극(32)을 끼고 N형의 불순물 영역(36)이 설치되고, 제3 영역(10C)에서는, 플로팅 게이트 전극(32)을 끼고, P형의 불순물 영역(38)이 설치되어 있다.
다음으로, 각 영역의 단면 구조에 관해서 설명한다.
도 3(a)에 도시하는 것과 같이, 제1 영역(10A)에서는, P채널형 트랜지스터(100A)가 설치되어 있다. P채널형 트랜지스터(100A)는, N형의 웰(12)의 위에 설치된 절연층(30)과, 절연층(30)의 위에 설치된 플로팅 게이트 전극(32)과, N형의 웰(12)에 설치된 불순물 영역(34)을 가진다. 불순물 영역(34)은, 소스 영역 또는 드레인 영역이 된다. 이와 같이 컨트롤 게이트의 역할을 하는 N형의 웰(12)에 P채널형 트랜지스터(100A)를 설치하고 있는 이점에 관해서는, 후술하는 본 실시형태의 작용 효과를 설명할 때에 설명한다.
도 3(b)에 도시하는 것과 같이, 제2 영역(10B)에는, 메모리 셀(C100)에 기입을 행하기 위해서 N채널형 MOS 트랜지스터(100B)가 설치되어 있다. N채널형 트랜지스터(100B)는, P형의 반도체층(10)의 위에 설치된 절연층(30)과, 절연층(30)의 위에 설치된 플로팅 게이트 전극(32)과, 반도체층(10)에 설치된 불순물 영역(36)을 가진다. 불순물 영역(36)은, 소스 영역 또는 드레인 영역이 된다.
도 3(c)에 도시하는 것과 같이, 제3 영역(10C)에는, P채널형 트랜지스터 (100C)가 설치되어 있다. P채널형 트랜지스터(100C)는, N형의 웰(14)의 위에 설치된 절연층(30)과, 절연층(30)의 위에 설치된 플로팅 게이트 전극(32)과, N형의 웰(14)에 설치된 불순물 영역(38)을 가진다. 불순물 영역(38)은, 소스 영역 또는 드레인 영역이 된다.
다음으로, 도 2를 참조하면서, 플로팅 게이트 전극(32)과, N형의 웰(12)이나 각종 불순물 영역(34, 36, 38)의 위치 관계에 관해서 설명한다. 본 실시형태에 관한 불휘발성 기억 장치에서는, 제1 영역(10A)의 플로팅 게이트 전극(32)과 N형의 웰(12) 사이의 용량과, 제2 영역(10B)의 플로팅 게이트 전극(32)과 P형의 반도체층(10) 사이의 용량의 비에 따른 전압이 플로팅 게이트 전극(32)에 인가된다. 즉, 컨트롤 게이트에 인가한 전압에 용량비를 곱한 수치의 전압이 플로팅 게이트 전극(32)에 인가되게 된다. 그 때문에, 효율적으로 기입을 행하기 위해서는, 플로팅 게이트 전극(32)과 컨트롤 게이트인 N형의 웰(12)의 겹침 면적은, 기입이 행하여지는 제2 영역(10B)의 반도체층(10)과 플로팅 게이트 전극(32)의 겹침 면적에 비하여 큰 것이 바람직하다. 본 실시형태의 불휘발성 기억 장치에서는, 다음과 같이 면적을 결정한다.
우선, 제1 영역(10A)에서, 플로팅 게이트 전극(32)과 컨트롤 게이트인 N형의 웰(12)의 겹침 부분을 제1 면적으로 한다. 제1 영역(10A)∼제3 영역(10C)의 플로팅 게이트 전극(32)과 P형의 반도체층(10)의 겹침 부분의 총계 면적을 제2 면적으로 한다. 본 실시형태의 불휘발성 기억 장치에서는, 소정의 용량비를 확보하기 위해서, 면적비(제1 면적/제2 면적)를 0.6∼0.9로 할 수 있다. 이는, 면적비가, 0.6 보다 작은 경우에는, 기입/소거 효율이 현저히 열화하기 때문이고, 0.9를 넘는 경우에는, 컨트롤 게이트 면적이 현저히 증가하기 때문이다.
본 실시형태의 불휘발성 기억 장치는, 이른바 일층 게이트형의 불휘발성 기억 장치이고, 제1 영역(10A)의 반도체층(10)에 설치된 제2 도전형의 반도체부인 N형의 웰(12)이 컨트롤 게이트의 역할을 하며, 제1∼제3 영역(10A∼10C)의 위쪽에는 플로팅 게이트 전극(32)이 설치되어 있다. 그리고, 제2 영역(10B)의 반도체층(10)의 위쪽에 설치된 플로팅 게이트 전극(32)을 게이트 전극으로 하는 MOS 트랜지스터(100B)가 기입부가 되고, 제3 영역(10C)의 반도체층(10)의 위쪽에 설치된 플로팅 게이트 전극(32)을 게이트 전극으로 하는 MOS 트랜지스터(100C)가 소거부가 된다. 즉, 본 실시형태에 관한 일층 게이트형의 불휘발성 기억 장치에서는, 기입과 소거를 채널의 도전형이 상이한 MOS 트랜지스터(100B, 100C)로 행하는 구성으로 되어 있다. 이와 같이, 기입과 소거를 상이한 MOS 트랜지스터(100B, 100C)로 행하는 이점을 이하에 설명한다. 소거는, 용량 결합이 작은 개소에 전압을 인가하고, 용량 결합이 큰 개소를 0V로 함으로써, FN 터널 전류에 의해 플로팅 게이트 전극(32)에 주입되어 있는 전자를 끌어냄(제거함)으로써 행하여진다. 종래예로서 들 수 있는 일층 게이트형의 불휘발성 기억 장치로는, 기입과 소거를 동일한 MOS 트랜지스터(동일 개소)로 행하는 타입의 것이 있다. 일층 게이트형의 불휘발성 기억 장치에서는, 컨트롤 게이트와 플로팅 게이트 전극간의 용량과 기입 영역의 용량의 비를 크게 할 필요가 있기 때문에, 기입 영역의 용량이 작아지도록 설계되어 있다. 즉, 기입과 소거를 동일한 개소에서 행하는 구조의 일층 게이트형의 불휘발성 기억 장치에서는, 소거 시에는, 용량 결합이 작은 개소에 소거를 위한 큰 전압을 인가해야만 하게 된다.
그러나, 특히, 미세한 불휘발성 기억 장치의 경우에는, 소거 시에 인가하는 전압에 대하여 충분한 내압을 확보할 수 없어, MOS 트랜지스터가 파괴되어 버리는 경우가 있다. 그 때문에, 본 실시형태의 불휘발성 기억 장치에서는, 기입과 소거를 상이한 MOS 트랜지스터(100B, 100C)로 행하고, 또한, 각각의 MOS 트랜지스터(100B, 100C)의 채널의 도전형을 상이하게 하고 있다. 소거를 행하는 MOS 트랜지스터(100C)로서, P채널형의 MOS 트랜지스터(100C)를 설치하고 있다. MOS 트랜지스터(100C)는, N형의 웰(14)의 위에 형성되게 된다. 그 때문에, 소거 시에, N형의 웰(14)과 반도체층(10)의 정션 내압까지의 전압을 인가할 수 있게 된다. 그 결과, 기입 영역과 동일한 개소에서 소거를 행하는 경우에 비하여 소거의 전압에 대한 내압을 향상시킬 수 있어, 신뢰성이 향상한 불휘발성 기억 장치를 제공할 수 있다.
또한, 본 실시형태의 불휘발성 기억 장치는, 컨트롤 게이트가 설치되어 있는 제1 영역(10A)에서, 플로팅 게이트 전극(32)을 끼도록, P형의 불순물 영역(34)이 설치되어 있다. 즉, N형의 웰(컨트롤 게이트)(12)에는, 절연층(30)과, 플로팅 게이트 전극(32)과, 불순물 영역(34)을 가지는 P채널형의 MOS 트랜지스터(100A)가 설치되게 된다. 본 실시형태의 불휘발성 기억 장치에서는, 컨트롤 게이트(12)에 전압을 인가함으로써, 용량비에 따른 전압을 플로팅 게이트 전극(32)에 인가할 수 있다. N형의 웰(12)에, 전압이 인가되었을 때에, MOS 트랜지스터(100A)의 채널이 유기(誘起)되어, 컨트롤 게이트의 공핍화를 방지할 수 있다. 그 때문에, 용량 결합 을 증가시킬 수 있어, 기입 속도의 향상을 도모할 수 있다.
상술과 같이, 제1 영역(10A)에서, 플로팅 게이트 전극(32)을 끼도록, 불순물 영역(34)을 가지는 다른 이점으로서, 다음을 들 수 있다. 본 실시형태의 일층 게이트형의 불휘발성 기억 장치에서는, 용량비에 따른 전압이 제2 영역(10B)의 MOS 트랜지스터(100B)에 인가됨으로써, CHE(Channel Hot Electron)에 의해 플로팅 게이트 전극(32)에 전자가 주입되어, 기입이 행하여진다. 그 때문에, 보다 큰 용량비가 얻어지는 것과 같은 구성을 취하는 것이 바람직하다. 이를 위해서는, 제1 영역(10A)에서의 N형의 웰(12)과 플로팅 게이트 전극(32)의 겹침 면적과, 제2 영역(10B)에서의 플로팅 게이트 전극(32)과 반도체층(10)의 겹침 면적과의 비가 원하는 비인 것이 바람직하다. 그러나, 예를 들면, 플로팅 게이트 전극(32)의 패터닝 시에 마스크의 불합치가 있었던 경우, 플로팅 게이트 전극(32)의 일부가 분리 절연층(20)의 위에 얹혀버리는 경우가 있다. 이 경우에는, 플로팅 게이트 전극(32)과 N형의 웰(12)의 겹침 면적이, 원하는 면적보다도 감소해버리게 된다. 그러나, 본 실시형태의 불휘발성 기억 장치에 의하면, 불순물 영역(34)의 폭 만큼의 마진이 있기 때문에, 불합치에 의한 겹침 면적의 저감을 억제할 수 있어, 원하는 용량비를 취할 수 있다. 특히, 미세화가 도모된 디바이스에서는, 불합치의 억제를 하는 것이 곤란한 경우도 있으나, 불순물 영역(34)이 플로팅 게이트 전극(32)을 끼는 것처럼 되어 있기 때문에, 원하는 겹침 면적을 확보할 수 있는 것이다.
(제2 실시형태)
다음으로, 제2 실시형태의 불휘발성 기억 장치에 관해서 도 4∼6을 참조하면 서 설명한다. 제2 실시형태의 불휘발성 기억 장치는, 제1 실시형태에 비하여 컨트롤 게이트부의 구조가 상이한 예이다. 제2 실시형태에 관한 불휘발성 기억 장치에서는, 플로팅 게이트 전극(32) 아래에 설치된 N형의 불순물 영역을 컨트롤 게이트로 하고 있는 점이 제1 실시형태와 상이한 점이다. 도 4는, 본 실시형태의 불휘발성 기억 장치인 메모리 셀(C100)을 도시하는 사시도이고, 도 5는, 메모리 셀(C100)의 플로팅 게이트 전극(32)과, 각종 불순물 영역(35, 36, 38) 등의 배치를 도시하는 평면도이며, 도 6(a)는, 도 5의 A-A선에 따른 단면도이다. 도 6(b)는, 도 5의 B-B선에 따른 단면도이다. 도 6(c)는, 도 5의 C-C선에 따른 단면도이다. 또한, 제1 실시형태와 동일한 구조, 동일한 부재에 관해서는, 상세한 설명을 생략한다.
도 4에 도시하는 것과 같이, 제2 실시형태의 불휘발성 기억 장치는, 제1 실시형태에 관한 불휘발성 기억 장치와 마찬가지로, P형의 반도체층(10)에 설치되어 있다. 반도체층(10)은, 분리 절연층(20)에 의해, 제1 영역(10A)과, 제2 영역(10B)과, 제3 영역(10C)으로 분리 획정되어 있다. 제1 영역(10A) 및 제2 영역(10B)은, P형의 반도체층(10)에 설치되어 있다. 제3 영역(10C)은, N형의 웰(14)에 설치되어 있다. 제1 실시형태와 마찬가지로, 제1 영역(10A)은 컨트롤 게이트부이고, 제2 영역(10B)은 기입부이며, 제3 영역(10C)은 소거부이다.
도 4에 도시하는 것과 같이, 제1 영역(10A)∼제3 영역(10C)의 반도체층(10)의 위에는, 절연층(30)이 설치되어 있다. 절연층(30)의 위에는, 제1∼제3 영역(10A∼10C)에 걸쳐 설치된 플로팅 게이트 전극(32)이 설치되어 있다. 제1 영역(10A)에서는, 도 4, 5에 도시하는 것과 같이, 플로팅 게이트 전극(32)을 끼도록, N 형의 불순물 영역(35)이 설치되어 있다. 제2 영역(10B)에서는, 플로팅 게이트 전극(32)을 끼도록, P형의 불순물 영역(36)이 설치되어 있다. 제3 영역(10C)에서는, 플로팅 게이트 전극(32)을 끼도록, N형의 불순물 영역(38)이 설치되어 있다.
다음으로, 각 영역의 단면 구조에 관해서 도 6(a)∼6(c)를 참조하면서 설명한다.
도 6(a)에 도시하는 것과 같이, 제1 영역(10A)에서는, P형의 반도체층(10)의 위에 설치된 절연층(30)과, 절연층(30)의 위에 설치된 플로팅 게이트 전극(32)과, 플로팅 게이트 전극(32) 아래의 반도체(10)에 설치된 N형의 불순물 영역(42)과, 불순물 영역(42)에 인접하여 설치된 N형의 불순물 영역(35)을 가진다. N형의 불순물 영역(42)은, 컨트롤 게이트의 역할을 하고, 불순물 영역(35)은, 컨트롤 게이트선과 전기적으로 접속되어, 컨트롤 게이트에 전압을 인가하기 위한 콘택트부가 된다.
도 6(b)에 도시하는 것과 같이, 제2 영역(10B)에는, 기입을 행하기 위한 N채널형 트랜지스터(100B)가 설치되어 있다. N채널형 트랜지스터(100B)는, P형의 반도체층(10)의 위에 설치된 절연층(30)과, 절연층(30)의 위에 설치된 플로팅 게이트 전극(32)과, 반도체층(10)에 설치된 불순물 영역(36)을 가진다. 불순물 영역(36)은, 소스 영역 또는 드레인 영역이 된다.
도 6(C)에 도시하는 것과 같이, 제3 영역(10C)에는, P채널형 트랜지스터(100C)가 설치되어 있다. P채널형 트랜지스터(100C)는, N형의 웰(14)의 위에 설치된 절연층(30)과, 절연층(30)의 위에 설치된 플로팅 게이트 전극(34)과, N형의 웰(14) 중에 설치된 불순물 영역(38)을 가진다. 불순물 영역(38)은, 소스 영역 또는 드레인 영역이 된다.
또한, 제2 실시형태의 불휘발성 기억 장치에서는, 플로팅 게이트 전극(32)과 불순물 영역(42)의 겹침 면적(제1 면적)과, 제1 영역(10A)∼제3 영역(10C)에서의 플로팅 게이트 전극(32)과 반도체층(10)의 겹침 총계 면적(제2 면적)과의 비가, 6:10∼9:10인 것이 바람직하다. 제1 면적과 제2 면적의 비가 상기 범위가 되도록 구성함으로써, 원하는 용량비를 가지는 불휘발성 기억 장치를 제공할 수 있다.
본 실시형태의 제2 불휘발성 기억 장치에 의하면, 제1 불휘발성 기억 장치와 동일한 이점을 가지고, 동작 특성이 향상한 일층 게이트형의 불휘발성 기억 장치를 제공한다. 또한, 제2 불휘발성 기억 장치에서는, 제1 영역(10A)의 플로팅 게이트 전극(32) 아래의 N형의 제1 불순물 영역(42)이 컨트롤 게이트의 역할을 하고 있다. 그 때문에, N형의 웰(12) 전체가 컨트롤 게이트인 제1 불휘발성 기억 장치에 비하여, 미세화가 도모된 불휘발성 기억 장치를 제공할 수 있다.
또한, 제1 영역(10A)에서, 플로팅 게이트 전극(32)을 끼도록 N형의 불순물 영역(35)이 설치되어 있다. 그 때문에, 제1 실시형태와 마찬가지로, 플로팅 게이트 전극(32) 형성 시의 마스크의 불합치에 의한, 용량의 저하를 억제할 수 있다. 그 결과, 특성이 양호한 불휘발성 기억 장치를 제공할 수 있다.
다음으로, 제1 및 제2 실시형태에 관한 불휘발성 기억 장치의 동작 방법에 관해서 설명한다. 도 7은, 제 1 및 제2 실시형태에 관한 불휘발성 기억 장치의 등가 회로를 도시하는 도면이다. 도 1∼3 및 도 4∼6에서는, 특별히 도시하지는 않지만, 본 실시형태의 불휘발성 메모리에는, 선택 트랜지스터가 설치되어 있다. 도 7에 도시하는 것과 같이, 선택 트랜지스터의 게이트 전극은, 워드선과 전기적으로 접속되고, 드레인 영역은, 비트선에 전기적으로 접속되어 있다. 그리고, 소스 영역은, 기입 영역의 MOS 트랜지스터(100B)의 드레인 영역(36)과 전기적으로 접속하고 있다. 기입 영역의 트랜지스터의 소스 영역이, 그라운드선에 접속되어 있다.
우선, 기입 동작에 관해서 설명한다. 기입 동작은, 제2 영역(10B)의 N채널형 트랜지스터에 CHE(Channel Hot Electron)에 의해, 플로팅 게이트 전극(32)에 전자를 주입함으로써 행하여진다. 컨트롤 게이트인 N형의 웰(12)에 8V, 제2 영역의 MOS 트랜지스터(100B)의 드레인 영역에, 선택 트랜지스터를 통하여 8V의 전압을 인가한다. N형의 웰(12)에 8V의 전압을 인가함으로써, 플로팅 게이트 전극(32)에 약 7.2V의 전압을 인가할 수 있다. 이에 의해, 제2 영역(10B)의 MOS 트랜지스터(100B)의 드레인 영역(36) 근방에서 핫 일렉트론을 발생시킬 수 있다. 그리고, 이 핫 일렉트론이, 플로팅 게이트 전극(32)에 주입됨으로써 기입이 행하여진다.
다음으로, 독출에 관해서 설명한다. 독출 시에는, 플로팅 게이트 전극(32)에 전자가 주입되어 있는(기입이 되어 있는) 불휘발성 기억 장치에서는, MOS 트랜지스터(100B)의 역치가 변동하는 것을 이용한다. 예를 들어, 컨트롤 게이트인 N형의 웰(12) 및 MOS 트랜지스터(100B)의 드레인 영역(36)에 소정의 전압을 인가하여, MOS 트랜지스터(100B)에 전류가 흐르는지의 여부, 또는, 전압의 증감을 센스함으로써, 독출을 행한다.
다음으로, 소거에 관해서 설명한다. 소거 시에는, 컨트롤 게이트인 N형의 웰(12)을 접지한 상태로, 예를 들면 18V의 전압을 소거를 위한 MOS 트랜지스터 (100C)의 드레인 영역(38)에 인가함으로써, FN 터널 전류에 의해, 전자를 플로팅 게이트 전극(32)으로부터 끌어낼 수 있다.
다음으로, 상술한 불휘발성 기억 장치의 제조 방법에 관해서 설명한다. 이하의 제조 방법의 설명에서는, 제1 실시형태에 관한 불휘발성 기억 장치에 관해서 설명을 한 후에, 제2 실시형태의 불휘발성 기억 장치의 제조 방법에서 상이한 점에 관해서 설명한다.
우선, 도 8에 도시하는 것과 같이, 반도체층(10)의 소정의 영역에 분리 절연층(20)을 형성한다. 본 실시형태의 반도체 장치에서는, P형의 반도체층(10)을 이용한다. 분리 절연층(20)의 형성은, 공지의 LOCOS(Local Oxidation of Silicon)법이나, STI(Shallow Trench Isolation)법에 의해 행하여진다. 도 8에는, STI법에 의해 분리 절연층(20)을 형성한 경우를 도시한다. 분리 절연층(20)에 의해, 제1 영역(10A) 및 제2 영역(10B), 제3 영역(10C)으로 분리된다. 또한, 이 때, 도 8에는 도시하지 않으나, 선택 트랜지스터 형성 영역도 획정된다.
이어서, 도 8에 도시하는 것과 같이, 제1 영역(10A)에 N형의 웰(12)을, 제3 영역(10C)에, N형의 웰(14)을 형성한다. N형의 웰(12, 14)의 형성에서는, 제1 영역(10A) 및 제3 영역(10C) 이외를 덮는 마스크층(비 도시)을 형성한 후, N형의 불순물을 도입함으로써 행하여진다. 제1 영역(10A)에 형성되는 N형의 웰(12)은, 컨트롤 게이트의 역할을 하는 것이다. 또한, 필요에 따라서, 제2 영역에 P형의 웰(비 도시)을 형성하여도 된다. P형의 웰을 형성하는 경우에는, P형 또는 N형의 웰(12, 14) 중 어느 것을 먼저 형성하여도 된다.
다음으로, 도 9에 도시하는 것과 같이, 제1 영역(10A), 제2 영역(10B) 및 제3 영역(10C)의 반도체층(10)의 위에 절연층(30)을 형성한다. 절연층(30)은, 예를 들어, 열산화법에 의해 형성할 수 있다.
이어서, 도 9에 도시하는 것과 같이, 절연층(30)의 위에, 플로팅 게이트 전극(32)을 형성한다. 플로팅 게이트 전극(32)은, 반도체층(10)의 위쪽에, 예를 들면, 폴리실리콘층으로 이루어지는 도전층(비 도시)을 형성하고, 이 도전층을 패터닝함으로써 형성된다. 이 때, 플로팅 게이트 전극(32)은, 제1 영역(10A)의 N형의 웰(12)과의 겹침 면적이, 제1 영역(10A)∼제3 영역(10C)의 반도체층(10)과의 겹침 면적의 총계에 비하여 6:10∼9:10이 되도록 형성한다.
다음으로, 도 1에 참조되는 것과 같이, 플로팅 게이트 전극(32)을 마스크로 하여 소스 영역 또는 드레인 영역이 되는 불순물 영역의 형성을 행한다. 제1 영역(10A) 및 제3 영역(10C)에서는, P형의 불순물 영역(34, 38)이 형성되고, 제2 영역(10B)에서는, N형의 불순물 영역(36)이 형성된다. 우선, P형의 불순물 영역(34, 38)의 형성에서는, 제2 영역(10B)을 덮도록 레지스트층 등의 마스크층을 형성하고, 플로팅 게이트 전극(32)을 마스크로 하여, P형의 불순물을 도입함으로써 형성된다. 이어서, N형의 불순물 영역(36)의 형성에서는, 제1 및 제3 영역(10A, 10C)을 덮도록 레지스트층 등의 마스크층을 형성하고, 플로팅 게이트 전극(32)을 마스크로 하여, N형의 불순물을 도입함으로써 형성된다.
또한, 도시하지 않고 있는 선택 트랜지스터의 절연층, 게이트 전극, 소스 영역 및 드레인 영역의 형성은, 상술한 절연층(30)의 형성이나, 플로팅 게이트 전극 (32)의 형성이나, 각종 불순물 영역의 형성과 동일한 공정으로 행하여질 수 있다.
이상의 공정에 의해, 제1 실시형태에 관한 불휘발성 기억 장치를 제조할 수 있다. 다음으로, 제2 실시형태의 불휘발성 기억 장치의 제조 방법에 관해서, 상술한 제조 방법과는 상이한 점에 관해서 설명한다. 우선, 분리 절연층을 형성하여, 제1 영역(10A), 제2 영역(10B) 및 제3 영역(10C)을 획정한다. 이어서, 제3 영역(10C)에 N형의 웰(14)을 형성한다(도 4 참조). 필요하면, 제1 영역(10A) 및 제2 영역(10B)을 둘러싸도록 P형의 웰(비 도시)을 형성하여도 된다. 그 후, 절연층(30) 및 플로팅 게이트 전극(32)을 형성한다. 계속해서, 제3 영역(10C)에서, 플로팅 게이트 전극(32)을 끼도록 P형의 불순물 영역(38)의 형성을 행하고, 제1 영역(10A) 및 제2 영역(10B)에서는, N형의 불순물 영역(35, 36)을 형성한다. 이와 같이 하여, 제2 실시형태의 불휘발성 기억 장치를 제조할 수 있다.
본 실시형태의 불휘발성 기억 장치는, 상술한 제조 공정에서도 알 수 있듯이, 통상의 CM0S 트랜지스터의 제조 프로세스와 동일한 공정으로 제조할 수 있다. 그 때문에, 번잡한 공정을 거치지 않고 제조할 수 있고, 또한, MOS 트랜지스터로 구성되는 IC와 동일한 기판(반도체층)에 혼재할 수 있다는 이점을 가지고 있다.
또, 본 발명은 상술한 실시형태에 한정되지 않고, 본 발명의 요지의 범위 내에서 변형하는 것이 가능하다. 예를 들면, 플로팅 게이트 전극(32)의 형상으로서, 도 1이나 도 4에 도시하는 형상을 예시하였으나, 원하는 용량 결합비를 확보할 수 있으면 되고, 이것에 한정되지는 않는다. 또한, 본 발명의 불휘발성 기억 장치는, 예를 들어, 액정 패널 조정용의 불휘발성 기억 장치로서 적합하게 이용할 수 있다. 액정 패널 조정용의 불휘발성 기억 장치로서 이용하는 경우, 통상의 CMOS 트랜지스터의 제조 프로세스와 동일한 공정으로 형성할 수 있기 때문에, 액정 표시 드라이버 IC와 동시에 형성할 수 있다는 이점이 있다. 그 결과, 제조 공정을 증가시키지 않고, 특성이 우수한 불휘발 기억 장치가 혼재된 표시용 드라이버 IC를 제공할 수 있는 것이다.
또한, 본 실시형태의 불휘발성 기억 장치를 이용하여 메모리 셀 어레이를 구성하는 경우에는, 면적 효율을 고려하여 경면(鏡面) 배치하여, 메모리 셀 어레이를 구성할 수 있다.
본 발명에 의해, 기입이나 소거 등의 동작 특성이 우수한 불휘발성 기억장치를 얻을 수 있다. 즉, 기입 영역과 동일한 개소에서 소거를 행하는 경우에 비하여 소거의 전압에 대한 내압을 향상시킬 수 있어, 미세화가 도모되어 신뢰성이 향상한 불휘발성 기억 장치를 제공할 수 있다. 또, 용량 결합을 증가시킬 수 있어, 기입 속도의 향상을 도모할 수 있으며, 미세화가 도모된 불휘발성 기억 장치를 제공할 수 있다. 그리고, 마스크의 불합치에 의한 겹침 면적의 저감을 억제할 수 있어 원하는 용량비를 취할 수 있게 된다.

Claims (6)

  1. 분리 절연층에 의해 제1 영역, 제2 영역 및 제3 영역이 획정된 제1 도전형의 반도체층과,
    상기 제1 영역에 설치되고, 컨트롤 게이트의 역할을 하는 제2 도전형의 반도체부와,
    상기 제2 영역에 설치된 제1 도전형의 반도체부와,
    상기 제3 영역에 설치된 제2 도전형의 반도체부와,
    상기 제1∼제3 영역의 반도체층의 위쪽에 설치된 절연층과,
    상기 절연층의 위쪽에 상기 제1∼제3 영역에 걸쳐 설치된 플로팅 게이트 전극과,
    상기 제1 영역에서, 상기 플로팅 게이트 전극의 옆쪽에 설치된 제1 도전형의 불순물 영역과,
    상기 제2 영역에서, 상기 플로팅 게이트 전극의 옆쪽에 설치되고, 소스 영역 또는 드레인 영역이 되는 제2 도전형의 불순물 영역과,
    상기 제3 영역에서, 상기 플로팅 게이트 전극의 옆쪽에 설치되고, 소스 영역 또는 드레인 영역이 되는 제1 도전형의 불순물 영역을 포함하는 불휘발성 기억 장치.
  2. 제1항에 있어서,
    상기 제1 영역에 있어서의 상기 반도체부 및 상기 제3 영역에 있어서의 상기 반도체부는, N형의 웰인, 불휘발성 기억 장치.
  3. 제1항 또는 제2항에 있어서, 상기 플로팅 게이트 전극과 제1∼제3 영역에서의 상기 반도체층의 겹침 면적의 총계와, 상기 제1 영역에서의 상기 반도체부와 상기 플로팅 게이트 전극의 겹침 면적과의 비는, 10:6∼10:9인 불휘발성 기억 장치.
  4. 분리 절연층에 의해 제1 영역, 제2 영역 및 제3 영역이 획정된 제1 도전형의 반도체층과,
    상기 제1 영역 및 제2 영역을 둘러싸도록 상기 반도체층에 설치된 제1 도전형의 반도체부와,
    상기 제3 영역의 상기 반도체층에 설치된 제2 도전형의 반도체부와,
    상기 제1∼제3 영역의 반도체층의 위쪽에 설치된 절연층과,
    상기 절연층의 위쪽에 제1∼제3 영역에 걸쳐 설치된 플로팅 게이트 전극과,
    상기 제1 영역에서, 상기 플로팅 게이트 전극의 아래쪽의 반도체층에 설치되고, 컨트롤 게이트의 역할을 하는 제2 도전형의 제1 불순물 영역과,
    상기 제2 영역에서, 상기 플로팅 게이트 전극의 옆쪽에 설치되고, 소스 영역 또는 드레인 영역이 되는 제2 도전형의 제2 불순물 영역과,
    상기 제3 영역에서, 상기 플로팅 게이트 전극의 옆쪽에 설치되고, 소스 영역 또는 드레인 영역이 되는 제1 도전형의 제3 불순물 영역을 포함하는 불휘발성 기억 장치.
  5. 제4항에 있어서, 또한, 상기 제1 영역에서, 상기 플로팅 게이트 전극의 옆쪽에 상기 제1 불순물 영역에 비하여 불순물의 농도가 높은 제4 불순물 영역을 포함하는 불휘발성 기억 장치.
  6. 제4항 또는 제5항에 있어서, 상기 플로팅 게이트 전극과 제1∼제3 영역에서의 상기 반도체층의 겹침 면적의 총계와, 상기 제1 영역에서의 상기 제1 불순물 영역과 상기 플로팅 게이트 전극의 겹침 면적과의 비는, 10:6∼10:9인 불휘발성 기억 장치.
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