JPH0346275A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0346275A JPH0346275A JP18186489A JP18186489A JPH0346275A JP H0346275 A JPH0346275 A JP H0346275A JP 18186489 A JP18186489 A JP 18186489A JP 18186489 A JP18186489 A JP 18186489A JP H0346275 A JPH0346275 A JP H0346275A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はトランジスタの動作時に印加される電圧によっ
て拡がる空乏層を押え、チャネル長を微細して、バンチ
スルーを起こさないことのできる半導体装置の製造方法
に関する。
て拡がる空乏層を押え、チャネル長を微細して、バンチ
スルーを起こさないことのできる半導体装置の製造方法
に関する。
本発明はゲート電極を形成した後、浅い不純物層を形成
し、絶縁物を堆積させた後異方性のエツチングでスペー
サーを形成する。ゲート電極及びスペーサーをマスクと
して半導体基板のエツチングを行い、その部分に酸素ま
たは窒素をイオン注入をして注入層を形成した後、選択
シリコン成長により、Ｐ型のシリコンを形成するもので
ある。
し、絶縁物を堆積させた後異方性のエツチングでスペー
サーを形成する。ゲート電極及びスペーサーをマスクと
して半導体基板のエツチングを行い、その部分に酸素ま
たは窒素をイオン注入をして注入層を形成した後、選択
シリコン成長により、Ｐ型のシリコンを形成するもので
ある。
第２図ｆａｔ〜ｔｅｌに従来のトランジスタのソース／
ドレイン部を形成する方法を示す。
ドレイン部を形成する方法を示す。
第２図（ａｌに示すように半導体基板１上にゲート酸化
膜３を形威し、ゲート電極５を堆積させる。
膜３を形威し、ゲート電極５を堆積させる。
第２図山）に示すように、レジスト９を全表面にコート
しフォトリソ技術でレジスト９を任意にバターニングを
行った後に、レジスト９をマスクとしてゲート電極５を
形成する。そして第２図ｔｅｌに示すようにレジスト９
を除去した後、ゲート電極をマスクとしてイオン注入法
により不純物を注入し不純物を活性化するため熱処理を
行い、不純物層を形成する。
しフォトリソ技術でレジスト９を任意にバターニングを
行った後に、レジスト９をマスクとしてゲート電極５を
形成する。そして第２図ｔｅｌに示すようにレジスト９
を除去した後、ゲート電極をマスクとしてイオン注入法
により不純物を注入し不純物を活性化するため熱処理を
行い、不純物層を形成する。
以上のようなトランジスタのソース／ドレイン部を形成
する半導体装置の製造方法が知られていた。
する半導体装置の製造方法が知られていた。
しかし、従来の製造方法で形威された不純′ｌ１ＩＩＩ
層（ソース／ドレイン部〉は、動作時させるために電圧
をドレイン部に印加する。その電圧によってドレイン部
の空乏層が拡がりパンチスルーを起こしやすくなる。そ
のためチャネル長を短かくするという微細化ができない
という欠点があった。
層（ソース／ドレイン部〉は、動作時させるために電圧
をドレイン部に印加する。その電圧によってドレイン部
の空乏層が拡がりパンチスルーを起こしやすくなる。そ
のためチャネル長を短かくするという微細化ができない
という欠点があった。
そこで、本発明は従来のこのような欠点を解決するため
、ソース／ドレインになる不純物層の底の部分にあらか
じめ、酸素または窒素の注入層を形威することにより空
乏層の拡がりを抑え、短かいチャネルでもパンチスルー
をお起こしにくいトランジスタを得ることを目的とした
。
、ソース／ドレインになる不純物層の底の部分にあらか
じめ、酸素または窒素の注入層を形威することにより空
乏層の拡がりを抑え、短かいチャネルでもパンチスルー
をお起こしにくいトランジスタを得ることを目的とした
。
上記問題を解決するために、本発明はソース／ドレイン
となる不純物層を底部に酸素または窒素のイオンを打ち
込み、注入層を形成する。その酸素注入層によって空乏
層が注入層より下に拡がることを防止することができた
。
となる不純物層を底部に酸素または窒素のイオンを打ち
込み、注入層を形成する。その酸素注入層によって空乏
層が注入層より下に拡がることを防止することができた
。
上記の酸素及び窒素の注入層をソース／ドレイン部の不
純物層の底部に形成する事により、空乏層の拡がりを防
止したトランジスタが得られるために、パンチスルーが
起こりにくくなり、よりチャネル長を短かくする事がで
きるようになった。
純物層の底部に形成する事により、空乏層の拡がりを防
止したトランジスタが得られるために、パンチスルーが
起こりにくくなり、よりチャネル長を短かくする事がで
きるようになった。
以下に本発明の実施例を工程職層面図である第１図！ａ
ｌ〜ｔａ＋に基づいて説明する。
ｌ〜ｔａ＋に基づいて説明する。
第１図（ａｌに示すように半導体基板ｌ上にゲート酸化
膜３を酸化により形威し、ゲート酸化膜３上にゲート電
極５を堆積させる。そしてフォトリソ工程により、ゲー
ト電極５を任意にバターニングし、ゲート電極５をマス
クとしてＰ型の不純物層２をイオン注入法により形威し
た後、全面に絶縁物４を堆積させる。
膜３を酸化により形威し、ゲート酸化膜３上にゲート電
極５を堆積させる。そしてフォトリソ工程により、ゲー
ト電極５を任意にバターニングし、ゲート電極５をマス
クとしてＰ型の不純物層２をイオン注入法により形威し
た後、全面に絶縁物４を堆積させる。
第１図（ｂｌに示すように、異方性のエツチングを用い
て絶縁物４を除去して行くことにより、ゲート電極５の
側壁に残った絶縁物スペーサー６を形成する。
て絶縁物４を除去して行くことにより、ゲート電極５の
側壁に残った絶縁物スペーサー６を形成する。
更に第１図（Ｃ１で示すように、半導体基板１のみをエ
ツチングするガスに切換えて、スペーサー６とゲート電
極５をマスクとして、半導体基板１を前記形威したＰ型
不純物層の深さと同程度か、それ以上にエツチングを行
う、そして第１図（ｄｌで示すように、全面に酸素（ま
たは窒素〉をイオン注入により、前記でエツチングを行
った半導体基板１部分に、酸素不純物層７を形成する。
ツチングするガスに切換えて、スペーサー６とゲート電
極５をマスクとして、半導体基板１を前記形威したＰ型
不純物層の深さと同程度か、それ以上にエツチングを行
う、そして第１図（ｄｌで示すように、全面に酸素（ま
たは窒素〉をイオン注入により、前記でエツチングを行
った半導体基板１部分に、酸素不純物層７を形成する。
第１図（Ｉｌｌに示すように、酸素不純物層７上に選択
エピタキシャル戊辰によってＰ型のエビ層８を形威し、
ソース／ドレイン部となる層を形成する。
エピタキシャル戊辰によってＰ型のエビ層８を形威し、
ソース／ドレイン部となる層を形成する。
以上のような工程から、ソース／ドレイン部の底部に酸
素不純物層を設ける事によって、空乏層の拡がりを防止
した構造のソース／ドレインをもったトランジスタが得
られる。
素不純物層を設ける事によって、空乏層の拡がりを防止
した構造のソース／ドレインをもったトランジスタが得
られる。
本発明は、空乏層の拡がりを防止するストッパーを酸素
不純層でソース／ドレイン部の底部に設ける事により、
パンチスルーを起こしにくくする事によって、よりチャ
ネルの微細化ができる効果がある。
不純層でソース／ドレイン部の底部に設ける事により、
パンチスルーを起こしにくくする事によって、よりチャ
ネルの微細化ができる効果がある。
またソース／ドレインと基板の間に不純物層があるため
、寄生バイポーラトランジスタのオン電圧が上がる。そ
のためラッチアンプ防止に対しても効果がある。
、寄生バイポーラトランジスタのオン電圧が上がる。そ
のためラッチアンプ防止に対しても効果がある。
第１図ｔａｌ〜（ｅｌは本発明にかかるソース／ドレイ
ン形成の製造工程順の断面図、第２図ｆａｔ〜ｆｃｌは
従来のソース／ドレイン形成の製造工程順断面図である
。 半導体基板 Ｐ型不純物層 ゲート酸化膜 絶縁膜 ゲート電極 酸素イオン注入層 Ｐ型エピタキシャル層 フォトレジスト
ン形成の製造工程順の断面図、第２図ｆａｔ〜ｆｃｌは
従来のソース／ドレイン形成の製造工程順断面図である
。 半導体基板 Ｐ型不純物層 ゲート酸化膜 絶縁膜 ゲート電極 酸素イオン注入層 Ｐ型エピタキシャル層 フォトレジスト
Claims (1)
- 【特許請求の範囲】 半導体基板上にゲート酸化膜を形成後、ゲート電極のパ
ターニングを行い、そのゲート電極をマスクとしてＰ型
不純物を浅く注入した後、全面に絶縁物を堆積させる第
１工程と、 異方性のエッチングを用いて前記第１工程で堆積させた
絶縁物のエッチングを行いスペーサーを形成する第２工
程と、 前記第１、第２工程で形成したゲート電極とスペーサー
をマスクとして、半導体基板をエッチングする第３工程
と、 前記第３工程でエッチングした部分に酸素または窒素を
イオン注入法により、注入する第４工程と、 選択シリコン成長によりＰ型のエピタキシャル層を形成
し、トランジスタのソース／ドレイン部を形成する第４
工程からなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18186489A JPH0346275A (ja) | 1989-07-13 | 1989-07-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18186489A JPH0346275A (ja) | 1989-07-13 | 1989-07-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0346275A true JPH0346275A (ja) | 1991-02-27 |
Family
ID=16108177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18186489A Pending JPH0346275A (ja) | 1989-07-13 | 1989-07-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0346275A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5568422A (en) * | 1992-03-18 | 1996-10-22 | Fujitsu Limited | Flash memory having a side wall immediately adjacent the side of a gate electrode as a mask to effect the etching of a substrate |
| US5798291A (en) * | 1995-03-20 | 1998-08-25 | Lg Semicon Co., Ltd. | Method of making a semiconductor device with recessed source and drain |
| US5956590A (en) * | 1995-05-25 | 1999-09-21 | United Microelectronics Corp. | Process of forming a field effect transistor without spacer mask edge defects |
| KR100226770B1 (ko) * | 1996-11-22 | 1999-10-15 | 김영환 | 반도체 소자의 제조방법 |
| KR100296105B1 (ko) * | 1999-05-03 | 2001-07-12 | 김영환 | 반도체 장치의 제조방법 |
| JP2006133456A (ja) * | 2004-11-05 | 2006-05-25 | Ricoh Co Ltd | 画像読み取りユニット、スキャナ装置及び画像形成装置 |
| KR100678465B1 (ko) * | 2005-02-03 | 2007-02-02 | 삼성전자주식회사 | 선택적인 에피택셜 반도체층의 형성방법 |
| KR100694391B1 (ko) * | 2005-12-30 | 2007-03-12 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US9159568B2 (en) * | 2006-02-04 | 2015-10-13 | Cypress Semiconductor Corporation | Method for fabricating memory cells having split charge storage nodes |
-
1989
- 1989-07-13 JP JP18186489A patent/JPH0346275A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5568422A (en) * | 1992-03-18 | 1996-10-22 | Fujitsu Limited | Flash memory having a side wall immediately adjacent the side of a gate electrode as a mask to effect the etching of a substrate |
| US5798291A (en) * | 1995-03-20 | 1998-08-25 | Lg Semicon Co., Ltd. | Method of making a semiconductor device with recessed source and drain |
| US5956590A (en) * | 1995-05-25 | 1999-09-21 | United Microelectronics Corp. | Process of forming a field effect transistor without spacer mask edge defects |
| KR100226770B1 (ko) * | 1996-11-22 | 1999-10-15 | 김영환 | 반도체 소자의 제조방법 |
| KR100296105B1 (ko) * | 1999-05-03 | 2001-07-12 | 김영환 | 반도체 장치의 제조방법 |
| JP2006133456A (ja) * | 2004-11-05 | 2006-05-25 | Ricoh Co Ltd | 画像読み取りユニット、スキャナ装置及び画像形成装置 |
| KR100678465B1 (ko) * | 2005-02-03 | 2007-02-02 | 삼성전자주식회사 | 선택적인 에피택셜 반도체층의 형성방법 |
| KR100694391B1 (ko) * | 2005-12-30 | 2007-03-12 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US9159568B2 (en) * | 2006-02-04 | 2015-10-13 | Cypress Semiconductor Corporation | Method for fabricating memory cells having split charge storage nodes |
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