JPS6092659A

JPS6092659A - 固体撮像装置の製造方法

Info

Publication number: JPS6092659A
Application number: JP58200474A
Authority: JP
Inventors: Junichi Nishizawa; 潤一西澤; Naoshige Tamamushi; 玉蟲　尚茂; Baarushiyoni Ishiyutobuaan; イシユトヴアーン・バールシヨニ
Original assignee: Research Development Corp of Japan; Shingijutsu Kaihatsu Jigyodan
Current assignee: Japan Science and Technology Agency; Shingijutsu Kaihatsu Jigyodan
Priority date: 1983-10-26
Filing date: 1983-10-26
Publication date: 1985-05-24
Also published as: JPH0441509B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】発明の技術分野本発明は、固体撮像装置の製造方法に関するもので、特
に簡単化されたセルファラインプラナ−プロセスに関す
るゲート蓄積型静電誘導トランジスタイメージセンサの
製造方法に関するものである。

先行技術の説明従来、固体撮像装置には、ＣＣＤ型、ＭＯＳ型があり実
用化されている。最近、本発明者により提案された静電
誘導型静電誘導トランジスタ型１ＳＩＴ型）イメージセ
ンナがある（　ＴＥＥＥ　ＴｒａルＪ’ＯルＥ１ｇ６ｔ
ｒｏｎ　Ｄａｖｉ６ａｚ　Ｖｏｌ　ＥＤ−２６、Ａ’＜
１．ｉ２　（Ｄｇ６゜１９７９　）　ＰＰ　１９７０〜
１９７７　）。

本発明者等によりその基本構造の提案に伴う応用として
、マトリックス動作における種々の基本出願もなされて
いる。その具体的製造方法に関しては、特願昭５７−２
１８５８９号、特願昭５７−２１８５９０号及び特願昭
５７−２１８５９１号にその発明が開示されている。前
記特願昭５７−２１８５８９号は、最も簡単な平面型構
造のＢＩＴイメージセンサの製造方法に関するものであ
り、第１図に製造プロセスの主要な部分を示す。以下図
面に基いて先行技術を説明する・纂１図において、（ＡＪ　ｎ”基板上もしくはＰ−基板１上にｎ＋埋込み
層２を形成した後、高抵抗ルーエピタキシャル成長３（
図示例では３”’　、　ｐ−、ｉであり何れにても可）
及びフィールド酸化膜７及びコントロールゲート６部分
にイオン注入もしくは拡散によりボロンをデポジット及
びドライブインする。

（Ｂ　マスク合わせ工粉により所定のソース部分５の窓
開けを行ない、リンもしくはＡＩドープドポリＶリコン
８もしくはノンドープのポリシリコン８を（Ａ’Ｄ技術
によりデポジットしたリンもしくはＡＩのドーピングを
行ないドライブインを行なう。

０　マスク合わせによりソース電極部分８及びポリシリ
コンによる配線部分８を残してエツチングした後ＰＳＧ
暎９をＣＶＤにより形成する。

β　マスク合わせによりコントロールゲート部分６の上
部のフィールド酸化膜７及びＰＳＧ膜９をエツチングし
て除去した後、窒化膜１０のＣＶＤ及び透明電極５ｒＬ
Ｑ　＊　１１のＣＶＤを行ないコントロールゲート６上
部分に蓄積用ＭＩＳキャパシタを形成する。

（ハ）　コントロールゲート６上部分及び配線部分のＳ
％’＊［１１０みマスク合わせ及びエツチング工程によ
り残し、シールディングゲート部分４へのコンタクトホ
ールを開ける。

最後にＡｔ蒸着及び配線用エツチングを行なう。Ａｌ電
極１２はｇｎｏ！電極とコンタクトがとられている。

Ａｔ電極１５はシールディングゲート４とのコンタカ１
田Ａｌ雷煽−ｒｈ太ス− 以上の説明から明らかな如く、特願昭５７−２１８５８
９号に開示された製造法では、パッシベーションを除い
て７枚のマスクが必要であり、またルソース部分５．及
びＰ＋ゲート部分４，６は、それぞれマスク合わせ工程
により別々のマスク合わせ工程にヨリ別々のマスクにで
形成されている。この製造方法に対して本発明者等は、
？ソース部分５及びＰ＋ゲート部分４，６を定義するマ
スクを一枚で行なうＢＩＴイメージセンサ用セルファラ
インプロセスを提案し、特願昭５７−２１８５９０号に
開示した。

その最終的な断面構造を第２図に示す。

次に第２図に示すデバイスの製造プロセスを簡単に説明
する。１基板上もしくはＰ−基板１上にｎ１埋込みｓ２
を形成した後、ルー高抵抗エピタキシャル成長３（図示
例では”＊Ｐ″″、ｉであるが。

何れに゛ても可）の後、ＬＯＣＯ’３技術によりＢＩＴ
のソース部分及びゲート部分４，６となるべき領域を同
時に定義する。即ち、　ＳＩＴのソース部分５、ゲート
部分４，６となるべ・き領域以外はＬＯＣＯ８による厚
い酸化膜７４二よって覆われている。マスク合わせ工程
の後、ゲート部分となるべき領域４゜６上の５ｉｓＮ、
膜を除去し、ボロン（ロ）のイオン注入及び熱処理工程
によりＢＩＴのゲート部分４，６を形成する。

次（二、マスク合わせ工程の後、ソース部分となるべき
領域５上のＳｉ、Ｎ、膜及びＳｚＱ　２膜を除去し、１
ドープドポリシリコン８をＣＶＤ技術により全面形成さ
せ熱処理工程によりル°１ソース拡散領域５を形成する
。ル１ポリシリコン８はエツチングされ配線部分を形成
する。次に、　ｐｓａ膜をＣＶＤ成長した後、マスク合
わせ工程によりコントロールゲート領域６上のｓｉｏ、
膜を除去する。所望の厚さのＳＢｓ＃４１０をＣＶＤ技
術で全面形成した後、更に、ＳルＯ！膜１１をＣＶＤ成
長する。上記；Ｓｎ０．１１／Ｓ’ｓ　Ｎ＋　１　ｏ／
　Ｓ’　（Ｐ＋）　６構造（二よりコントロールゲート
６上にＭＩＳ構造を形成する。５ｎＯ１膜１１をエツチ
ングした後、シールディングゲート部分４へのコンタク
トホールな開孔し、Ａｔ蒸着シンターを行なう。パッシ
ベーションを除くとＡｔ″峨極配線１２　、１５までで
７枚のマスクが必要である。

第２図に示された構造のＳＩＴイメージセンサビクセル
の製造プロセスでは、ソース５．ゲート４．６の位置が
第一のマスクで定義されるため、第１図に示された製造
法に比べれば、ソース、ゲート間のばらつきが抑えられ
る。しかるに、＠１図の方法、第２図の方法において必
要なマスクの枚数がともに７枚であるのは、第２図の方
法では確かにＢＩＴのゲート４，６及びソース５の位置
は第一のマスクにより定義されているが、ゲート４゜６
及びソース５の拡散工程は別々のマスクを用いて行なわ
れているためであり、後にコントロールゲート６上のｓ
ｎｏ！膜１１全１１チングする際に同一のマスクを用い
ているから全マスク枚数となっている。ゲート部分４，
６の形成とソース部分５の形成が別々の処理工程で行な
われることから、それだけ特性のばらつきに対して弱い
と云う欠点がある。

本発明者等は、更に、　ＢＩＴイメージセンナの別の製
造法を特願昭５７−２１８５９１号に開示している。

その最終的なデバイスの断面形状を＠６図（４）、Ｃａ
に示す。この図に示された製造法の特徴は、シールディ
ングゲート部分４を深く形成するためＩ：ＬＯＣＯ８、
もしくはプラズマエツチング＋ＬＯＧＯＥＩ技術を用い
ている点であり、第３図四で）よシールディングゲート
部分４．コントロールゲート部分６にＬＯＣＯ８技術に
より深くＰ＋ゲート４，６の拡散を行なっている例であ
り、ｎ＋ソース鎮域５の位置はマスク合わせによって決
定される。即ち、自己整合（セルファフィン）されてい
るわけではない。第５図（ｈに示された構造ではシール
ディングゲート部分４にプラズマエツチング及びＬＯＣ
Ｏ８技術を用いてＰ“ゲート拡散４を深く形成させ、Ｐ
＋コントロールゲート６拡散の位置決め及びゞソース部
分５の拡散の位置決めは別々のマスクを用いてマスク合
わせにより行なわれている。

第６図（７１では、全マスク枚数はペツシペーνヨンを
除いて７枚であり、第３図向では７枚〜８枚である。

本発明者等により既に開示提案されたＢＩＴイメージセ
ンサの製造法は、上記に説明したように４通りある。第
１図に示された製造法ではＳＩＴのゲート拡散及びソー
ス拡散は別々のマスク（二よるマスク合わせ工程によっ
てその位置決めがなされるため、多数のセルをマトリッ
クス状に配列する場合、画素間の感度特性はばらつきに
大きく影響を与えると云り欠点がある。しかし、デバイ
スの最終構造は平坦化されており、光の受光効率を上げ
る点では有利である。第２図において説明した製造方法
では、ＳＩＴのゲート及びソースとなる位置は第１のマ
スクにより定義されるため、寸法的なばらつきは第１図
に示した方法に比べてはるかに抑えられているが、ＢＩ
Ｔのゲートとソース間にＬＯＣＯ：Ｓプロセスによる厚
い酸化膜が存在し、ＢＩＴのチャンネルへの光の透過率
は悪い。またＬＯＣＯ８による酸化膜の影響からデバイ
ス表面が凸凹とした形状を呈し、凸凹した形状で光が散
乱され光を有効にデバイス内部に取り入れにくい構造と
なってしまっている。更に、ゲート拡散、ソース拡散は
結局別々のマスク合わせにて行なわれているため、全マ
スク枚数は７枚と第１図の場合と同じである。第３図（
４）において説明した製造方法でに、ＬＯＣＯ８技術の
酸化と同時ｒ’＝　ｒ、ｏｃｏｓの厚い酸化膜の下側に
ｐ＋ゲート拡散が行なわれているため受光面が凸凹して
いると同時にソース領域はマスク合わせにより位置決め
がなされており、ソ′−ス拡散領域の位置のばらつきが
最終的な複数個配列されたデバイスの特性のばらつきに
大きく影響を与えている。更（二、第３図向において説
明したＢＩＴイメージセンサの製造法では、コントロー
ルゲートの拡散及びソース拡散の位置決めはマスク合わ
せ工程により行なわれるため、チャンネル幅の寸法のば
らつき、ソース・ゲート間の寸法のばらつきが生じ易く
、複数個のセルをマトリックス状に配列した場合、各画
素の特性ばらつきに大きく影響を与えることになる。

以上説明したように１本発明者等により既に開示された
従来技術では第１図、第６図（イ）、（ロ）に示した方
法では、マスク合わせ工程によりゲート及びソース位置
が別々に決定されるため複数個のセルを集積化した場合
、各画素の特性がばらつくと云う欠点があった。

ま゛た第２図（二本した方法では、デバイス表面が凸凹
になり、ソース拡散、ゲート拡散は別々に行なわれるた
めその分のばらつきがあり、光の吸収効率が悪いと云う
欠点があった。

また、全マスク枚数を考慮すると、第１図、第２図、第
３図（４）、ｔＪ１′）の先行例ともに７〜８枚と云う
ことになる。

本発明者等は、上記のような欠点を除去した新規のＳＩ
Ｔイメージセンチの製造方法を提供する。

本発明の目的の１つは、画素間のばらつきを抑えた製造
プロセスを最も簡単化したＳＩＴイメージ七ンサの製造
方法を提供することである。

本発明の他の目的１よ、パッシベーションを除く全必要
マスク枚数が従来の方法に比べ１枚もしくは２枚減少し
たゲート蓄積型ＢＩＴイメージ七ンサの製造法を提供す
ることである。

本発明の更に他の目的は、デバイスの表面が完全に平坦
化され、光の吸収効率の良好なゲート蓄積型ＳＩＴイメ
ージセンナの製造方法を提供することである。

更に本発明の他の目的は、拡散に伴う熱処理工程が一回
減少し、従って製造方法が容易になされたＢＩＴイメー
ジ七ンサの製造方法を提供することである。

更に本発明の他の目的は、ＳＩＴイメージセンサセルの
ゲート部分とソース部分の距離、チャンネルの寸法が同
一のマスクで決定され、複数個ライン状もしくはマトリ
ックス状に配列された場合に、各画素の感度特性が均一
化されたＳＩＴイメージセンナの製造法を提供すること
である。

更に本発明の他の目的は、ＳＩＴイメージセンサの画素
を形成する際にゲート部分とソース部分の位置決めを同
時に行ない、同一の熱処理工程でゲート及びソースの拡
散領域を形成することによって、画素間の寸法的なばら
つき２、プロセス条件によるばらつきを抑えることであ
る。

以下本発明の固体撮像装置の製造方法について詳細に説
明する。

発明の概要本発明の構成上して、前記目的がどのような技術手段で
達成されるかを概括的に述べる。

（１）３＋基板上もしくはＰ−基板上に１埋め込み層を
形成した後高抵抗のエピタキシャル成長（不純物密度Ｉ
　Ｘ　１０１！〜Ｉ　Ｘ　１０”　Ｏｍ＝程度の範囲で
）を行なった後、全面酸化を行なう。フィールド酸化膜
の厚みは５０００　Ａ乃至８０００　Ａ程度である。

次に、第一のマスク合わせ工程によりＳＩＴイメージセ
ンナのンールデイングゲート部分、コントロールゲート
部分、ソース部分への窓あけを行なう。次に、全面に化
、Ｐ等の硅ドープのポリシリコンをＣＶＤ等で形成し、
更にＰＳＧ膜をＣＶＤ等の技術を用いて成長させる。

（２）次に、第二のマスク合わせ工程によりソース部分
上のドープドポリシリコン及びＰＳＧ膜のみを残し、コ
ントロールゲート及びシールディングゲートとなるべき
領域上のＰＳＧ膜、ドープドポリシリコン層をプラズマ
エツチング等で除去する。

（３）　次に、全面ボロンのイオン注入を行ない、シ−
ルデイングゲート及びコントロールゲート部分書二ｐ＋
拡散層な形成する。この時、イオン注入後（二おける熱
処理工程において同時にドープドポリシリコンからＳｉ
層へのＡｓ　、もしくはＰの拡散も行なわれ、ソースη
領域が形成する。

（４）次に全面にＰＳＧ膜を再び形成した後、第三の−
、マスク合わせ工程によりコントロールゲート領域への
窓あけを行ない、Ｐ゛１１コントロールゲートＳｉ層出
させる。

（５）次に全面にＳｉ　ｓＮ、膜のＣＶＤもしくはドラ
イ（ｄｒｙ）酸化を行ｆｚイ、更＜：　５ｎＯ１Ｌ、　
ＩＴＯ（酸化インジウム・酸化錫）膜等の透明′電極を
ＣＶＤ等の技術を用いて形成し、コントロールゲート上
にＭＩＳ構造の蓄積キャパシタ領域を形成する。

（６）所定の場所のＳｎＯ，膜のみを残して５ｎＯｔ電
極をプラズマエツチングを行なった後、シールデ、イン
グゲート部分へのコンタクトホールな開孔する（第四、
第五のマスク合わせ工程）。

（力　全面にＡｌ４極を蒸着により形成し、シールディ
ングゲート部分へのコンタクト、ＡｔとＳｎＯ。

部分のコンタクト、さらに場合によっては（６）の工程
でポリシリコン層へのコンタクトホールを形成しておい
てＡＩとポリシリコンのコンタクトを行なってもよい。

全面シンターの後、Ｓｉ、Ｎ。

膜のＣＶＤ成長を行ない最終パッシベーションを行なう
。（第六、第七のマスク合わせ工程）。

以上が本発明の概要であるが、最終的なデバイスの断面
形状では、第１図）：示されたものと同一である。しか
し、第１図１＝おいて示された製造工程に比ベマスクの
枚数は一枚節約されており、かつシールディングゲート
とソースの距離、コントロールゲートとソースの距離は
第一のマスク合わせ工程で同時（＝位置決めが行なわれ
るため、画素間でのばらつきが殆んどないと云う利点が
ある。

以上の説明から明らかなようζ二本発明によるＳＩＴイ
メージセン夛の製造法は、多数のセルを均一に、同一の
感度特性を持たせながら製造する必要のあるような大容
量のエリアセンチの製造工程に非常に好適なものである
。しかも、製造後のデバイスは平坦化されているため、
光の吸収効率も良好である。本発明による製造プロセス
は平坦化セルファラインプロセスと云うべきである。

本発明により製造されたゲート蓄積動作によるＳＩＴイ
メージセンサの動作は従来例と同様にゲートにキャパシ
タを有するＢＩＴを一画素とするＸ−Ｙアドレス方式に
よる読み出し方式を行なっており。

また各画素の分離用としてｐｓ接合分離によるシールデ
ィングゲートが設けられている点も従来例と同様である
。表面側ル＋領域５をソース、埋め込みｉ領域をこ＼で
はドレインと呼ぶことで統一するが、領域２は常に接地
゛峨位でよく領域５の配線部分８にビデオ電圧等の°磁
圧がか＼る。しかし、従来の製造方法（二より実現され
たデバイスは表面がＬＯＣＯ８によって凸凹としていた
り、セルファラインプロセスとなっていないために各画
素の感度特性のばらつきが生じ易＜、／ｉｔに大容量イ
メージセンｆ（５００Ｘ７００画素仁もおよぶ）として
は均一性が重要な点であることから不向きであった。

本発明により大容量の平坦化セルファラインプロセスに
よる各画素が均一化されたイメージセンサが提供できる
。

次に、図面に基いて本発明の製造工程を説明する。

第４図は本発明の一実施例の製造工程（４）〜ρ）を示
し、各工程順に説明す゛る。下記各項は、製造工程に対
応する。

（イ）　基板の面方位は（１１１）　（１００）ともに
良く、Ｐ−基板１上にＡＩもしくはｓｂ等の拡散もしく
はイオン注入によりＳＩＴイメージセンサのセンサエリ
ア′部分となるべき領域に共通な埋め込み層２を形成す
る。埋め込み層２は、センサエリアの周辺もしくは所定
の部分において共通の電極がとられている。この電極部
谷は第４図（イ）には図示されていないが、ＳＩＴイメ
ージ七ンサの複数ＳＩＴマドす”ツクスの共通の′ドレ
イン領域となる。

このよプな埋め込み層２を形成する理由は、ＳＩＴイメ
ージセン夛の画素部分のマトリックスの駆動走査回路を
同一基板１上に形成することを目的としているからであ
る。

次に高抵抗のエピタキシャル成層゛３を厚さ５μ〜１０
μ程度行なう。このエピタキシャル成長層３の導電型は
”、Ｐ−の何れでもよい。また１層であってもよい。次
（二全面Ｈ／ｊ　を酸化を行なう。

程度である。

■　次に第一のマスク合わせ工程により、ＳＩＴイメー
ジセンナのシールディングゲート部分４゜コントロール
ゲート部分６．ソース部分５への窓開けを同時に行なプ
。次に全面にＡｘ、もしくはＰ等のｉドープされたポリ
シリコン層８をＣＶＤ等の技術で形成し、さらにＰＳＧ
膜９を全面にＣＶＤ等の技術を用いて形成する。ポリシ
リコン層８のドーピングソースとしては、Ａｓもしくは
Ｐのいずれでもよいが、望ましくは、その後の熱処理工
程で入る歪みの問題を考慮し、ソース領域５はなるべく
高濃度で浅く拡散させたいため、Ａｓの方がよい。ポリ
シリコン層８の厚さは約３０００　Ａ〜４０００　Ａと
する。またＰＥＧ膜９の厚さも約３０００　Ａ〜４００
０　Ａ程度である。ｐｓａ膜のかわりに、同じ厚さのＣ
ＶＤ５ｉＯ！膜であってもよい。

ｑ　次に第二のマスク合わせ工程により、ソース部分と
なるべき領域５上のドープドポリシリコン層９　、　Ｐ
ＥＧ膜９を残し、他の部分のドープドポリシリコン層８
及びＰＳＧ膜９を完全１＝除去する。この工程は、寸法
の精度が要求されるためプラズマエッチ等のドライプロ
セスで行なう。

β　次に全面にボロンの拡散もしくはイオン注入を行な
い、シールディングゲート部分４及びコントロールゲー
ト部分６にＰ＋拡散層４，６を形成する。この時、ボロ
ンのドライブ・イン拡散。

もしくはイオン注入後の熱処理工程におし１てＰ＋拡散
層４．６の形成と同時に、ドープドポリシリコン層８か
らＡ＃もしくはＰの拡散も行なわれ、ソース−領域５が
形成される。Ｐ＋拡散層４．６０表面近傍の不純物密度
はＩ　Ｘ　１０”　Ｃｍ−”程度であり、ソース？領域
５の不純物密度は１×１０露・〜１１０”　６−”　程
度テアル。

またＰ＋拡散層４．６の拡散深さは約２μ〜５μ程度、
ソース拡散層５の拡散深さは０．５μｍ　程度である。

（ハ）次に全面にＰＥＧ膜もしくはＣＶＤ！ｉ　ｉ　Ｏ
，膜９を再び５０００　Ａ　の厚さ程度形成した後、第
三のマスク合わせ工程により、コントロールゲート領域
６への窓開けのためのＰＳＧ膜（もしくはＣＶＤ５ｉｎ
、膜）９及び、　Ｓｉｎ、膜７のプラズマエツチングを
行ない、ｐ＋コントロールゲート拡散領域６上のＳｉ面
を露出させる。

い　次に全面にＣＶＤ技術を用いて５’　＊　ｓ　Ｎ４
膜１ｏをる。ＣＶＤ５ｉｓ７ｖ４膜の形成後さらに、Ｓ
ルＯ！もしくはＩＴＯ（酸化インジウム・酸化錫）膜等
の透明電極１１をＣＶＤ等の技術を用いて形成し、コン
トロールゲート６上にＭＩＳ栴造の蓄積キャパシタ領域
を形成する。ＣＶＤ！３　ｉ　、　Ｎ、膜１０の代わり
に熱５ｉｓＮ４膜もしくは１．他の熱酸化膜等を同程度
の厚さに形成させてもよい。ＳｎＯ，透明電極１１の形
成方法としては、Ｎ！キャリヤにおいて、５ｈｃｔｌを
ドーピングソースとした５ｎＣｌ、の熱分解（４００〜
６００℃）によるＣＶＤ技術を用いている。

０　コントロールゲート領域の上の領域のＳｎＯ１部分
１１及び、配線部分のｆｌｒＬｏｘ　１１を残してＳル
０２電極１１をプラズマエッチした後、Ｖ−ルデイング
ゲート部分４へのコンタクトホールな開孔する（第四、
第五のマスク合わせ工程）。ＳｎＯ。

のプラズマエツテ：二おいてはＱ、ｌ　７’ｏｒｒ　（
−おいてＣＣｔ、ガスを用いている。さらに全面にＡｌ
電極を蒸着により形成し、所定のシールディングゲート
４とのコンタクト用Ａｔ配線部分１５及びＳｎＯ。

電極１１とのコンタクト用Ａｔ配線部分１２を残し、Ａ
ｔのエツチングを行なう。さらにシンターの後、　Ｓｉ
、　ｊＶ、膜のＣＶＤ成長等の最終パツシベーシコン工
程を行なう（第六及び第七のマスク合わせ工程）。

発明の詳細な説明したように本発明の固体撮像装置の製造方法はＢ
ＩＴイメージセ゛ンチの各画素のソース領域５．ゲート
領域４，６の位置は第一のマスク工程によって同時に決
定されており、また第４図０に示したように同じ熱処理
工程によって、ゲート拡散領域４，６及びソース拡散領
域５が形成されることから、各画素を構成する８１１部
分のチャンネルの寸法、ゲート領域４，６とソース領域
５の距離はすべて均一化される。従って８１１部分の特
性は均一化されたものが得られ、イメージセンチの画素
として見た場合、光の受光強度に対する出力特性のばら
つきが極めて低く抑えられたものとなっている。

また、各画素のゲート拡散領域４，６及びソース拡散領
域５のＳｉ表面は同一面上にあり平坦化されており従来
の製造方法に比べ光の受光（二際し。

半導体表面で凸凹による散乱を受ける割合が少なくなっ
ている。

本発明の実施例を変形すれば、同様な製造プロセスによ
って、特性の均一なりＩＴが構成できることも自明であ
る。また、本発明の実施例においてハ、ｖ−に７’イン
グゲート４とコントロールケート６と分割されたゲート
を有するＳＩＴのイメージセンナのゲート蓄積方式につ
いて説明したが、シールディングゲート４の代わりに、
絶縁物分離を用いてもよい。その際は、コントロールゲ
ート領域６のみがＳＩＴのゲート領域となるため％ＢＩ
Ｔの構造としてはソース領域５のまわりをコントロール
ゲート領域６が囲むような従来からのＢＩＴの構造とな
る。しかし、本発明の製造プロセスと同じプロセスが、
応用できることは明らかであり、゛ソース拡散領域５と
ゲート拡散領域６の位置決めが同一マスクで行なわれ拡
散に伴なう熱処理工程も同時に行なわれることから、特
性ばらつきの抑えられたイメージセンサを提供できるこ
とになる。

本発明による第４図の実施例において高抵抗領域３の導
電型は、ｎ−であっても、ｐ−であっても、１層であっ
てもよいが、通常は１層（ＩＸｌｏ”〜Ｉ　Ｘ　１０”
　ｃｍ＝　）を用いている。またｓ４図の実施例におい
て各部分の導電型が全く逆のものでもよいことは廃業技
術者：二とって明らかである。

本発明によるＳＩＴイメージ七ンチの製造方法を用いれ
ば、イメージセンサの各ビクセルの感度特性が均一化さ
れるとともに製造プロセスそのものも簡単化されており
、大容量のイメージ七／ｆの構成において極めて有力な
方法であることから工業的価値の高いものである。

【図面の簡単な説明】

第１図（４）乃至（６）はゲート蓄積型ＢＩＴイメージ
センサの従来例としての製造プロセスを示す図、第２図
及び第３図（４）、向は、ともに、ゲート蓄積型ＢＩＴ
イメージ七ンサの他の従来例としての製造プロセスを用
いたデバイス構造の断面図、第４図は本発明の製造プロ
セスによる実施例を（４）〜ρ）まで順に示している図
である。第４図において、１・・・Ｐ−基板、２・・・ル１埋込み層でイメージセ
ンチマトリックス部分のＳＩＴの共通なドレイン領域、
３・・・高抵抗エピタキシャル層で、ＳＩＴのチャンネ
ル部分、４・・・分割ゲートＢＩＴのシールディングゲ
ート領域で、画素の分離領域、５・・・分割ゲートＳＩ
Ｔのソース領域、６・・・分割グー）　ＢＩＴのコント
ロールゲート領域、７・・・フィールド酸化膜、８・・
・ｉドープドポリシリコン層、９・・・ＰＥＧ膜もしく
はＣＶＤＳｉ　Ｏ，膜、１０・・・絶縁膜、１１・・・
透明電極、１２・・・Ａｌ電極部分、１５・・・シール
ディングゲートへのＡｔコンタクト電極特許出願人　西　澤　潤　−（外２名）代理人　弁理士
　玉蟲久五部（外２名）第１図（Ａ）（Ｂ）第　１　図第２図　１゜第３図 ′ｌＡ　４　図（Ａ）（８）第４図（Ｅ）第　４　口

Claims

【特許請求の範囲】Ｓｉクエへの第−主表面側における第１の導電型を有す
る高抵抗Ｓｉ層上に、選択的に形成された第１の導電型
と逆導電型の第２の導電型を有する低抵抗領域を配置し
た第一主電極領域と、第二主表面側に第２導電型の第二
主電極領域とを具える縦型静電誘導トランジスタを具備
する固体撮像装置の製造方法にして、 α、第一の主電極領域上に高抵抗Ｓｉエピタキシャル層
を４μ〜１０μ成長させ、更にフィールド酸化膜を形成
する工程、ｂ−第一のマスク合わせ工程によって上記縦型静電誘導
トランジスタの第−及び第二の制御電極領域予定部分及
び第二の主電極領域予定部分の窓開はエツチングを行な
い、ＡＪもしくはＰをドーピング１．奔ゼ１１ぐｌＩ＋
１ソ＋ｉｓか秦面ｌ二嵌虐ｌ更にＰＳＧもしくはＣＶＤ
５　Ｌ　Ｏ！膜を形成する工程、Ｃ０第二のマスク合わ
せ工程によって、第二の主電極領域予定部分上の前記ポ
リシリコン層及び前記ｐｓａ膜もしくはＣＶＤＳ　ｉ　
Ｏ，膜部芥を残し、かつエツチングされたフィールド酸
化膜部分を残し、鎗のｐｓａ膜もしくはＣＶＤＦｌｉＯ
ｔ膜及びポリシリコン層をエツチングにより除去して第
−及び第二の制御電極形成予定部分のＳｔ面を露出させ
る工程、ｄ・　ボロンのイオン注入もしくは拡散によるデポジシ
ョンを行ない第−及び第二の制御電極部分を形成するの
に充分な不純物のドーピングを行なった後、同一熱処理
工程によって第−及び第二の制御電極となる夫々の拡散
領域を形成する工程、Ｃ０全面にＰＳＧ膜もしくはＣＶＤＳ　ｉ　Ｏｔ膜を所
定の厚さ形成した後、第一のゲート拡散領域上の前記膜
を除去する工程、ｆ、全面に１１．ｉ、Ｎ、膜を形成した後、更に透明電
極を全面に形成する工程、り、第一のゲート拡散領域上及び配線部分としての透明
電極を残してエツチングを行ない、かつ第二のゲート拡
散領域へのコンタクトホ〜　ルの窓開けを行なった後、
Ａｔ蒸着を行なう工程、を具えることを特徴とする固体
撮像装置の製造方法。