JPH0473346B2

JPH0473346B2 -

Info

Publication number: JPH0473346B2
Application number: JP58031808A
Authority: JP
Inventors: Junichi Nishizawa; Akio Azuma; Hisashi Ooshiba
Original assignee: Fuji Photo Film Co Ltd
Current assignee: Fujifilm Holdings Corp
Priority date: 1983-03-01
Filing date: 1983-03-01
Publication date: 1992-11-20
Also published as: JPS59158680A

Description

【発明の詳細な説明】本発明は、固体撮像装置にかかり、特にSITす
なわち静電誘導型トランジスタを使用する固体撮
像装置の改良に関するものである。

SITを使用する固体撮像装置としては、出発技
術として特許出願公開昭和55年第15229号報に、
最も基本的な装置が開示されており、更に、この
装置のより具体化されたもの、改良されたものが
特許願昭和56年第204656号、同昭和57年第157693
号として提案されている。

SITの基本的な構成は、Ｊ−FET（接合型電界
効果トランジスタ）と同様であるが、チヤンネル
領域が形成される半導体層の不純物密度が低いと
いう特長を有している。例えば、一般的なＪ−
FETにおいては、チヤンネル領域が形成される
半導体層の不純物密度が10¹⁵ないし10¹⁷cm^-3であ
るのに対し、SITでは、10¹²ないし10¹⁵cm^-3程度
である。

このため、チヤンネル領域に形成される空乏層
は、何ら外部から電圧が印加されていない熱平衡
の状態においても、広い範囲にわたつて形成さ
れ、更には、チヤンネルの長さが短いという特長
を有する。

以上のような通常のＪ−FETと異なる特長に
基因して、熱平衡状態あるいはゲートをわずかに
逆バイアスした状態でチヤンネルがピンチオフ状
態となるとともにソース電極の直前に電位障壁が
出現する。これによつてソース電極からドレイン
電極に流れるソース・ドレイン電流を構成するキ
ヤリアの移動の制御を行うことができる。すなわ
ち、ソース・ドレイン電流は、該電位障壁を越え
てドレイン電極に到達するキヤリアの量によつて
決定される。

他方、前述した電位障壁の程度は、ドレイン電
極に印加（ソース電極を基準とする）されるドレ
イン電圧によつても変化する。すなわち、ドレイ
ン電圧が印加されることによつて、静電誘導が生
じ、またチヤンネル領域の不純物密度が低いため
に電位障壁の高さが変化し、更には、電位障壁の
ピーク点が移動する。

また、電位障壁の程度は、チヤンネル領域に入
射する光によつて形成される電子−正孔対の蓄積
によつても変化する。すなわち、チヤンネル領域
の空乏層付近で生成された電子、正孔は、電位障
壁に沿つて移動して分離され、ゲート領域に蓄積
される。このため、電位障壁の高さが変化するこ
ととなる。この変化の程度は、入射する光量に対
応する。従つて、適当なドレイン電圧を印加する
ことによつて流れるソース・ドレイン電流は、入
射光量に対応する大きさとなる。

以上のように、電位障壁の程度は、ゲート電
圧、ドレイン電圧あるいは入射光によつて変化す
る。従つて、例えば、光が入射してもチヤンネル
が「OFF」の状態を維持するようにバイアス電
圧を印加して入射光によるキヤリアを蓄積し、更
に、適当な読出し用の電圧を印加すれば、非破壊
読出し、すなわちキヤリアの蓄積状態を何ら破壊
することなく、画像情報すなわち入射光の程度を
増幅して読み出すことが可能となる。このような
原理に基づいて固体撮像装置を構成することがで
きる。

更に電位障壁の程度は、寸法精度によつても大
きく変化する。SITにおいては、ソース領域とゲ
ート領域あるいはチヤンネル領域の間の拡散電位
によつて電位障壁が生じる。すなわち、各領域の
境界条件で電位分布が主として決定される。従つ
て各領域の配置あるいは寸法の状態に対して特性
が非常に敏感である。

このため、セル１個当りの大きさすなわち占有
面積は、その感度の観点から、ある程度の大きさ
が必要であり、占有面積を小さくして集積度の向
上を図ることが困難であるとされている。

本発明は、かかる点に鑑みてなされたものであ
り、十分な感度を維持しつつ集積度の向上を図る
ことができる固体撮像装置を提供することをその
目的とする。

すなわち、本発明は、チヤンネル領域が含まれ
る半導体層表面に、凹凸部を形成するとともに、
この凹凸部にゲート領域特にコントロールゲート
領域を形成することによつて、前記目的を達成し
ようとするものである。

以下、本発明を添附図面に示す実施例に従つて
詳細に説明する。

第１図には、本発明によるSITを使用する固体
撮像装置の一実施例が示されている。この図のう
ち、Ａは、一部を切除した平面図であり、Ｂは、
Ａの平面図における矢印の方向から見た端面図
である。このＢでは、図の複雑化を避けるため各
セル間の接続を行う構成部分が省略されている。
また、一画素に対応するセルの第１図Ｂに対応す
る端面が第２図に拡大して示されている。

これら第１図Ａ，Ｂ及び第２図において、シリ
コン（Si）などの材料を用いた不純物密度が高い
n⁺層の基板１０上には、不純物密度の低いn^-層
から成るチヤンネル領域１２が形成されている。

このチヤンネル領域１２が形成されるn^-層の
上面には、不純物密度が高いp⁺層から成るコン
トロールゲート領域１４が凹状に設けられてい
る。このコントロールゲート領域１４の周囲に
は、不純物密度が高いn⁺層から成るソース領域
１６が設けられている。これらのコントロールゲ
ート領域１４及びソース領域１６は、第１図Ａに
示されているように、適当な間隔で規則的かつ２
次元のマトリクス状に配列されており、一組のコ
ントロールゲート領域１４及びソース領域１６に
よつて一画素に対応するセルが形成されている。

隣接するソース領域１６間には、不純物密度が
高いp⁺層から成るフローテイングゲート領域１
８が形成されている。このフローテイングゲート
領域１８は、隣接するセルに対して共通に設けら
れており、好ましくは図示されていない電極手段
によつて、ソース領域１６と同電位ないしは所定
の電位に保持される。これによつて、チヤンネル
領域１２中に空乏層ないし電位障壁が形成され、
各セル間のチヤンネルの分離が行なわれる。

以上のように構成されている半導体層の部分が
第３図Ａに示されている。この図の如く、コント
ロールゲート領域１４は、チヤンネル領域１２に
対して、断面形状が略Ｖ字の谷状に形成されてい
る。従つて、コントロールゲート領域１４とチヤ
ンネル領域１２との境界領域が拡大されて接合部
に形成される接合容量が増大し、ひいては、ラン
ダムな入射光に対する有効な受光面積が増加して
セルの感度が向上する。別言すれば、従来と同じ
セルの感度を得るには、基板１０の主面方向にお
けるセルの占有面積が少なくてよく、集積度の向
上を図ることができる。

なお、コントロールゲート領域１４のチヤンネ
ル領域２０に対する配置形状は、第３図Ｂに示さ
れているように、略Ｕ字の谷状の断面形状となる
ようにしてもよく、更に、第３図Ｃに示されてい
るように、角錐状の凹部となるようにしてもよ
い。また、コントロールゲート領域１４をチヤン
ネル領域２０に対して凸状に形成し、原理的には
同様の効果を奏することができるが、後述する製
造工程の観点から、凹状に形成する方が有利であ
る。

次に、第１図Ａ，Ｂ及び第２図に示されている
ように、チヤンネル領域１２が形成されている
n^-層の上面には、コントロールゲート領域１４
及びソース領域１６の露出部分を除く全体に酸化
シリコン（SiO₂）膜２０が表面保護のために形
成されている。ソース領域１６のうち露出部分に
は、ソース電極２２が隣接するセル間で接続して
形成されている。この接続の方向は、第１図Ａに
示されているように、後述するゲート電極の接続
方向と交差する方向である。

次に、コントロールゲート領域１４の露出部分
には、透明状のゲート電極２４が絶縁層２６を介
して形成されている。絶縁層２６は、例えば
SiO₂膜から成り、前記ソース電極２２上に延長
して設けられている。この絶縁層２６上に沿つて
ゲート電極２４が形成されている。すなわち、絶
縁層２６によつてコントロールゲート領域１４と
ゲート電極２４との間にコンデンサが形成される
とともに、ソース電極２２とゲート電極２４との
絶縁が行なわれている。このゲート電極２４の接
続の方向と、ソース電極２２の接続の方向とは交
差しており、これによつていずれかのセルに蓄積
されている情報の読出しが可能となる。すなわ
ち、複数のソース電極２２の任意の１つを選択
し、複数のゲート電極２４の任意の１つを選択す
れば、両電極の交差する位置のセルが選択され
る。

基板１０のうち、チヤンネル領域１２が形成さ
れているn^-層と反対側には、ドレイン電極２８
が形成されている。

次に、上述した構造を有する固体撮像装置の電
気的な等価回路と、各電極間の接続及び駆動手段
との接続について説明する。

第４図には、電気回路と外部装置の接続が示さ
れている。また、外部装置との接続の一部は、第
２図にも示されている。これらの図において、画
素単位に相当するセルPCは、第１図Ａにおいて
示したように、二次元的にマトリクス状に複数個
配列されている。複数のゲート電極２４には、読
出しアドレス回路３０が各々接続されており、順
に読出し用のパルス電圧が印加されるようになつ
ている。他方、複数のソース電極２２は、スイツ
チング動作をするトランジスタ４０のドレインに
各々接続されており、更に、ソースは出力端子３
８に各々接続されている。トランジスタ４０のゲ
ートは、ビデオライン選択回路３２に各々接続さ
れている。このビデオライン選択回路３２から
は、トランジスタ４０に対して順に選択パルス電
圧が出力されるようになつており、これによつて
トランジスタ４０が順次駆動される。

トランジスタ４０は、例えば通常は「OFF」
の状態にあるSITによつて構成されており、読出
しアドレス回路３０及びビデオライン選択回路３
２は、例えばシフトレジスタによつて構成されて
いる。

また、出力端子３８とアースすなわちドレイン
電極２８との間には、負荷抵抗３４及び電源３６
が接続されており、これによつて読出し時のソー
ス・ドレイン電流が形成され、更にはソース・ド
レイン電流が電圧に変換されるようになつてい
る。

なお、第４図において、一点鎖線で示した領域
IMが第１図Ａ等に示されている構造の部分に該
当する。

次に、上記実施例の全体的動作について説明す
る。

まず、各セルに対して光が入射すると、コント
ロールゲート領域１４からチヤンネル領域１２に
わたつて形成されている電位傾斜部分に電子−正
孔対が生成される。詳述すると、入射光は、主と
してコントロールゲート領域１４を通過してチヤ
ンネル領域１２まで達し、電子−正孔対が生成さ
れる。生成された電子−正孔対のうち、電子はド
レイン電極２８の方向に移動し、正孔はコントロ
ールゲート領域１４の方向に移動して蓄積され
る。この正孔の蓄積は、コントロールゲート領域
１４とゲート電極２４との間にコンデンサが形成
されていることによる。更に、正孔の蓄積量は、
コントロールゲート領域１４が凹状に形成されて
いるため、従来の場合よりも大きい。特に、入射
光が平行できなくランダムな方向から入射する場
合には、セルPCに対して斜方向から入射する光
に対する正孔の蓄積効果が顕著となる。

以上の動作によつて画像情報が各セルPCに対
して蓄積される。次に、ビデオライン選択回路３
２によつて複数のソース電極２２に接続されてい
る複数のトランジスタ４０に対して選択パルス電
圧が順次印加される。これによつて該当するトラ
ンジスタ４０が駆動され、第４図に示されている
セルPCのうち該当する列方向に配列されている
複数のセルPCのソース電極２２及びドレイン電
極２８が抵抗３４を介して電源３６に接続され
る。このため、ソース・ドレイン電流の流れる準
備が終了する。なお、この状態では、各セルPC
が非導通の状態を維持するように、例えば電源３
６の電圧等が調整されている。

以上の動作によつて、画像情報を読み出す対象
となるビデオラインが選択される。次に読出しア
ドレス回路３０によつて複数あるゲート電極２４
に対し、順にパルス電圧が印加される。これによ
つて選択されたビデオライン上に位置するセル
PCが順に次々と導通し、コントロールゲート領
域１４に蓄積された正孔の量すなわち入射光量に
対応するソース・ドレイン電流が抵抗３４に流
れ、更には抵抗３４によつて電圧に変換されて出
力端子３８から出力される。

以上の動作によつて、入射光に対応する画像情
報は、出力端子３８の電圧変化として良好に出力
されることとなる。

以上の実施例においては、ソース領域１６によ
つてコントロールゲート領域１４が囲まれている
が必ずしもこのような構成とする必要はなく、コ
ントロールゲート領域１４の外周の一部にのみソ
ース領域１６を設けるようにしてもよく、更に
は、外周全体に設けるようにしてもよい。

更に、上記実施例においては、フローテイング
ゲート領域１８にも光が入射することによつて正
孔が蓄積され、各セルPC間の分離が良好に行な
われないという不都合が生ずる。

このような不都合を解消する他の実施例につい
て説明する。第５図Ａ，Ｂには、本発明の他の実
施例が示されており、第５図Ａは、第１図Ａに対
応する平面図であり、第５図Ｂは第１図Ｂに対応
する端面図であつて、第５図Ａの矢印Ｖから見た
図である。なお、この実施例において、第１図な
いし第４図に示した実施例と同様の構成部分につ
いては同一符号を用いることとし、説明を省略す
る。

この第５図Ａ，Ｂに示されている実施例では、
ソース領域４６は、コントロールゲート領域１４
の周囲ではなく、一側部にのみ設けられている。

更に、ソース領域４６は、フローテイングゲー
ト領域１８に接近して設けられている。すなわ
ち、ソース領域４６と、フローテイングゲート領
域１８との距離WA、ソース領域４６とコントロ
ールゲート領域１４との距離をWBとすると、
WA＜WBの関係になる。このようにすると、コ
ントロールゲート領域１４側に形成される電位障
壁よりもフローテイングゲート領域１８側に形成
される電位障壁の方が高くなるため、セルPC間
の分離が良好となる。

更に、本実施例においては、ソース領域４６及
びフローテイングゲート領域１８上に絶縁膜４２
を介してアルミニウムのしや光膜４４が形成され
ている。このため、フローテイングゲート領域１
８の部分に対しては光が侵入せず、フローテイン
グゲート領域１８に対する正孔の蓄積が行なわれ
ない。このため、セルPC間の分離が良好となる。
なお、しや光膜４４は、ゲート電極２４の下側に
設ける必要性はなく、上側に設けるようにしても
よい。

このようなセルPC間の分離の向上は、その他
に、フローテイングゲート領域１８をコントロー
ルゲート領域１４よりもチヤンネル領域１２に対
して深く形成することによつても達成でき、ま
た、フローテイングゲート領域１８の不純物密度
をコントロールゲート領域１４よりも高くするこ
とによつても達成できる。

以上のいずれかの１つの、あるいは複数の構成
の組合せによつて、セルPC間の分離の向上を図
ることができ、単位面積当りに配列されるセル
PCの集積度を著しく向上させることができる。

次に、上述した固体撮像装置の製造工程につい
て第６図ＡないしＮを参照しながら説明する。

まず、基板１０としては、アンチモン（Sb）
が10¹⁸cm^-3程度ドープされているn⁺型のシリコン
基板を用いる。チヤンネル領域１２が形成される
n^-層５０は、基板１０上に、エピタキシヤル成
長させて形成される。すなわち、n^-層５０は、
入射光によつて電子−正孔対が形成され、更には
分離されるとともに、チヤンネル領域１２が形成
される層であるため、転位・欠陥などを十分に除
去する必要があるからである。このn^-層５０は、
５ないし10μｍ程度の厚さに形成され、不純物密
度は10¹³ないし10¹⁵cm^-3程度である。

なお、n^-層５０におけるキヤリアの再結合を
防止して分離されたキヤリアの寿命を長くするた
め、重金属に対するゲツタリングを施すようにし
てもよい。

次に、n^-層５０の表面全体に対して酸化膜５
２Ａが形成されるとともに、適当なマスクを使用
してウエツトエツチングが行なわれ、コントロー
ルゲート領域１４に対応する部分の酸化膜５２Ａ
が除去される。この状態が第６図Ａに示されてい
る。

次に、n^-層５０に対して、エツチングが行な
われ、コントロールゲート領域１４が形成される
凹部が形成される。

このn^-層５０に対するエツチングは、例えば
結晶材料における異方性エツチングによつて行
う。シリコンの結晶において、例えば結晶面
｛111｝は、他の結晶面に比べて、水酸化ナトリウ
ム、水酸化カリウム、ヒドラジンなどのアルカリ
系溶液によるエツチング速度がきわめて遅い性質
がある。結晶面｛111｝のエツチング速度は、結
晶面｛100｝に対して0.3ないし0.4％程度である。
このような性質を利用することによつてn^-層５
０に対するエツチングを良好に行うことができ
る。

このエツチングの後、酸化膜５２Ａが、第６図
Ｂに示すように、一度除去される。

次に、n^-層５０の上に、再び全体にわたつて、
酸化膜５２Ｂを5000ないし8000Åの厚さに形成す
る。この酸化膜５２Ｂの形成は、例えばn^-層５
０を1000℃で１時間あるいは1100℃で25分程度酸
素雰囲気に浸すことによつて行なわれる。

次に、適当なマスクを使用してウエツトエツチ
ングを行い、酸化膜５２Ｂに対して、コントロー
ルゲート領域１４に対応するp⁺層５４及びフロ
ーテイングゲート領域１８に対応するp⁺層５６
のパターンが各々形成され、更にはBBr₃などの
アクセプタとなる不純物が注入されて、第６図Ｃ
に示すようにp⁺層５４，５６が各々形成される。
不純物の注入方法としては、不純物を蒸着した後
に熱拡散によつて行つてもよく、あるいはイオン
注入法によつて行つてもよい。熱拡散による場合
には、例えば1100℃の酸素又はウエツト酸素（な
いしは水蒸気）雰囲気中で不純物の注入が行なわ
れる。p⁺層５４，５６の厚さは、１ないし5μｍ
程度、好ましくは１ないし3μｍ程度である。

次に、ソース領域１６に対応するn⁺層６０を
形成するため、マスク合せが行なわれ、ウエツト
エツチングによつて、n⁺層６０のパターンが酸
化膜５２Ｂに形成される。この状態で熱拡散ない
しはイオン注入法によつて、ヒ素（As）などの
ドナーとなり得る不純物が注入される。この操作
によつて第６図Ｄに示すように、n⁺層６０が形
成される。

次に、表面全体にわたつて、DOPOS（リンが
注入された多結晶シリコン）層６２が第６図Ｅに
示すように形成される。このDOPOS層６２は、
SiH₄及びPH₃のガス雰囲気によるCVD（化学気相
成長）法によつて形成される。

次に、適当なマスクを使用してプラズマエツチ
ングを行うことにより、DOPOS層６２の一部を
エツチングし、ソース電極２２に対応する電極層
６４を形成する。この状態は、第６図Ｆに示され
ている。プラズマエツチングには、CF₄，CF₄及
びO₂あるいはPCl₃などのガス雰囲気が使用され
る。

次に、表面全体にわたつて、PSG（リンガラ
ス）層６６が層間絶縁層として第６図Ｇに示すよ
うに形成される。このPSG層６６は、CVD法に
よつて行なわれ、例えばSiH₄，O₂及びPH₃のガ
ス雰囲気中で400℃程度に加熱することによつて
行なわれる。あるいはSiH₄，H₂O及びPH₃のガ
ス雰囲気中で750℃程度に加熱することによつて
行なわれる。

次に、適当なマスクをを使用してウエツトエツ
チングが行なわれ、第６図Ｈに示すように、P⁺
層５４の表面が露出される。

次に、表面全体にわたつて、Si₃N₄による絶縁
層６８が第６図Ｉに示すように形成される。絶縁
層６８の形成は、SiH₄及びNH₃のガス雰囲気中
で、400ないし700Åの膜厚にCVD法により行な
われる。

次に、SnO₂あるいはDOPOSによる透明の電極
層７０が表面全体にわたつて第６図Ｊに示すよう
に形成される。この電極層７０は、例えば3000Å
程度の厚さに、SbCl₅などを使用してCVDD法に
より形成される。

次に、適当なマスクを使用してプラズマエツチ
ングが行なわれ、電極層７０のうちp⁺層５４上
の部分を除いて、第６図Ｋに示すようにエツチン
グされる。この操作は、CCl₄，CF₄，CF₄及び
O₂、あるいはPCl₃などのガスを使用して行なわ
れる。

以上の操作によつて、第１図ないし第４図に示
されている実施例における固体撮像装置が製造さ
れる。なお、第１図ないし第２図に示されている
装置は、説明のために、主要なる部分のみが示さ
れている。また、ソース領域１６に対応するn⁺
層６０の位置及び形状は、第６図Ｄにおける工程
においてマスクの形状を適当に変更することによ
つて簡単に行うことができる。

次に、第５図Ａ，Ｂに示されている実施例にお
いて説明したしや光膜４４の形成について第６図
ＬないしＮを参照しながら説明する。なお、以下
の工程で形成されるしや光膜は、ゲート電極２４
すなわち第６図Ｋに示されいる電極層７０と平行
に設けられるものである。

まず、適当なマスクを使用してプラズマエツチ
ングによりp⁺層５６の上方の絶縁層６８の一部
をエツチングする。この操作は、例えばCF₄のガ
ス雰囲気を使用して行なわれる。

次に、ウエツトエツチングにより露出した
PSG層６６及び酸化膜５２Ｂを第６図Ｌに示す
ようにエツチングする。

次に、第６図Ｍに示すように、表面全体にわた
つて1.0μｍ程度の膜厚でアルミニウムのしや光層
７２を形成する。このしや光層７２は、電子ビー
ム又は抵抗加熱による真空蒸着あるいはスパツタ
リングによつて行なわれる。

次に、適当なマスクを使用してしや光層７２の
一部をエツチングするとともに、基板１０に対し
てアルミニウムによる電極層８０を形成する。こ
の状態は、第６図Ｎに示されている。この電極層
８０の形成は、例えばシンターなどの方法によつ
て行なわれる。

なお、しや光層７２は、フローテイングゲート
領域１８に対応するp⁺層５６に接続されており、
フローテイングゲート領域１８に対応する電圧印
加用の電極としての機能を有している。

以上説明した製造工程は一例にすぎず、他の製
造工程によつて製造してもよい。また、使用する
材料なども、他の材料を使用してもよく、例えば
n^-層５０は、不純物が注入されていない真性の
半導体層でもよい。また、絶縁層６８としては、
SiO₂，Al₂O₃，酸化タンタルあるいはこれらの複
合膜でもよい。

上記いずれの実施例においても、n^-層によつ
てチヤンネルが形成されているが真性ないしは
p^-の半導体層によつてチヤンネルを形成するよ
うにしてもよい。また、ソースとドレインは、上
記実施例と逆に対応させても同様の作用を奏する
ことができる。ビデオラインの選択あるいは読出
し用のパルス電圧の印加についても同様であつ
て、上記実施例と逆にしてもよい。

また、駆動用のトランジスタ４０は、通常のト
ランジスタを使用してもよく、このトランジスタ
４０及び読出しアドレス回路３０、ビデオライン
選択回路３２を撮像装置と一体化して集積回路と
して構成するようにしてもよい。材料としては、
主としてシリコンを用いたが、本発明は、何らこ
れに限定されるものではなく、ゲルマニウム、
−族化合物半導体等を用いることもできる。セ
ルPCは必ずしも二次元のマトリクス状に配列す
る必要はなく、ライン状に配列してもよい。

更に、カラーの画像情報を得るためには、セル
PCのマトリクスを、例えば赤(R)、緑(G)、青(B)に
対応して構成し、入射光を色フイルタにかけて
Ｒ，Ｇ，Ｂの光を分離し、各対応セルPCに入射
させるようにすればよい。

以上説明したように、本発明によれば、チヤン
ネル領域が含まれる半導体層の表面に凹凸部を形
成し、この凹凸部にゲート領域を形成することと
したので、セルの受光面積を実効的に拡大するこ
とができ、十分なる感度を維持しつつ集積度の向
上を図ることができる。

また、このような凹凸部を、結晶が有する異方
性エツチング特性を利用して半導体層表面に形成
することとしたので、製造工程が簡略化され、か
つ精度が高いという利点を有する。

【図面の簡単な説明】

第１図Ａは本発明による固体撮像装置の一実施
例の一部を示す平面図、第１図Ｂは第１図Ａの矢
印から見た概略の端面図、第２図は第１図Ｂの
一部を拡大して示す端面図、第３図Ａは半導体層
の一部分を示す斜視図、第３図Ｂ，Ｃは半導体層
の他の形状を示す斜視図、第４図は等価な電気回
路の構成を示す回路図、第５図Ａは本発明による
固体撮像装置の他の実施例をす部分平面図、第５
図Ｂは第５図Ａの矢印から見た概略の端面図、
第６図ＡないしＮは製造工程の一例を示す説明図
である。主要部分の符号の説明、１０…基板、１２…チ
ヤンネル領域、１４…コントロールゲート領域、
５０…n^-層、５４…p⁺層、PC…セル。

Claims

【特許請求の範囲】１チヤンネル領域が含まれる半導体層の表面
に、透明電極を通して入射した光キヤリアを絶縁
膜を介して蓄積するゲート領域が形成されている
SITによつて構成されたセルが複数個配列されて
いる固体撮像装置において、前記半導体層の表面の入射光を受ける部分は、
それぞれ他の平坦部分よりも表面積が大となる凹
状または凸状に形成され、該凹部または凸部のい
ずれか全面に沿つて前記ゲート領域がそれぞれ形
成され、該ゲート領域全面に沿つて前記絶縁膜お
よび透明電極が順次層状にそれぞれ形成されてい
ることを特徴とする固体撮像装置。２特許請求の範囲第１項記載の装置において、
前記ゲート領域は、凹部に沿つて形成されている
ことを特徴とする固体撮像装置。３特許請求の範囲第１項又は第２項記載の装置
において、前記半導体層は、その表面が所定の結晶面を有
し、前記凹凸部は、半導体層に対する異方性エツチ
ングによつて形成されることを特徴とする固体撮
像装置。