JPH0414831B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、固体撮像装置にかかり、特にSITす
なわち静電誘導型トランジスタを使用する固体撮
像装置の改良に関する。

SITを使用する固体撮像装置は、出発技術とし
て特許出願公開昭和55年第15229号公報にもつと
も基本的な装置が開示されており、更に、この装
置のより具体化されたもの、また改良されたもの
が特許願昭和56年第204656号、同昭和57年第
157693号として提案されている。

SITは、基本的な構成はＪ−FET（接合型電界
効果トランジスタ）と同様であるが、チヤンネル
部分を構成する半導体層の不純物密度が低いとい
う特長を有している。例えば一般的なＪ−FET
においては、チヤンネル領域の不純物密度が10¹⁵
ないし10¹⁷cm^-3であるのに対し、SITでは10¹²な
いし10¹⁵cm^-3程度である。

このため、チヤンネル領域に形成される空乏層
は、何ら外部から電圧を印加しない熱平衡の状態
においても、広い範囲に形成され、更にはチヤン
ネルの長さが短いという特長を有する。

以上のような通常のＪ−FETと異なる特長に
基因して、熱平衡状態あるいはゲートをわずかに
逆バイアスした状態でチヤンネルがピンチオフ状
態となり、ソース電極の直前に電位障壁が出現
し、これによつてソース電極からドレイン電極に
流れる電流を構成するキヤリアの移動量の制御を
行うことができる。すなわち、ドレイン電流は、
該電位障壁を越えてドレイン電極に到達するキヤ
リアの量によつて決定される。

他方、前述した電位障壁の程度は、ドレイン電
極に印加（ソース電極を基準とする）されるドレ
イン電圧によつても変化する。すなわち、ドレイ
ン電圧が印加されることによつて、静電誘導が生
じ、またチヤンネル領域の不純物密度が低いため
に電位障壁の高さが変化し、更には、電位障壁の
ピーク点（以下「真のゲート」という）が移動す
る。例えば、チヤンネルがn^-の半導体によつて
形成され、正のドレイン電圧が印加されると、電
位障壁のポテンシヤルが低下するとともに真のゲ
ートの位置は、ソース電極の方向に移動する。

更に電位障壁の程度は、チヤンネル領域に入射
する光によつて形成される電子−正孔対の蓄積に
よつても変化する。すなわち、チヤンネル領域の
空乏層付近で生成された電子、正孔は、電位障壁
に沿つて移動して分離され、ゲート領域に蓄積さ
れる。このため、電位障壁のポテンシヤルが変化
する。この変化の程度は、入射する光量に対応す
る。従つて、適当なドレイン電圧を印加すること
によつて流れるドレイン電流ないしソース電流
は、入射光量に対応する大きさとなる。

以上のように電位障壁の程度は、ゲート電圧、
ドレイン電圧あるいは、光の入射によつて変化す
る。従つて、例えば、光が入射してもチヤンネル
がOFFの状態を維持するようにバイアス電圧を
印加して入射光によるキヤリアを蓄積し、更に、
適当な読出し用の電圧を印加すれば、非破壊すな
わちキヤリアの蓄積状態を何ら破壊することなく
画像情報すなわち入射光の程度を読み出すことが
可能となる。このような原理に基づいて固体撮像
装置を構成することができる。

更に電位障壁の程度は、寸法精度によつても大
きく変化する。SITにおいては、ソース領域とゲ
ート領域あるいはチヤンネル領域の間の拡散電位
によつて電位障壁が生じる。すなわち、各領域の
境界条件で電位分布が主として決定される。従つ
て、各領域の配置あるいは寸法の状態に対して特
性が非常に敏感である。

このため、セル１個当りの大きさすなわち占有
面積を小さくして集積度の向上を図ることが困難
であるとされている。

本発明は、かかる点にかんがみてなされたもの
で、マスク合せ、エツチング、ドーピングなどの
製造工程において寸法のバラツキとして現われる
プロセス変動に対して十分なる許容度を有し、更
には集積度の向上を図ることができる固体撮像装
置を提供することをその目的とする。

すなわち、本発明は、チヤンネル領域が形成さ
れる層を、ゲート領域が形成される層と同型の半
導体であつて、かつ、ゲート領域よりも不純物が
低い層によつて形成することによつて前記目的を
達成しようとするものである。

以下、本発明を添付図面に示す実施例に従つて
詳細に説明する。

第１図には、本発明にかかる固体撮像装置の一
画素に対応するセルの断面図が示されている。こ
の図において、シリコン（Si）などの材料を用い
た不純物密度が高いn⁺層から成る基板１１０上
には、不純物密度の低いp^-層から成るチヤンネ
ル領域１１２が形成されている。このチヤンネル
領域１１２は、入射光による電子−正孔対の生
成、分離が良好に行なわれるように、エピタキシ
ヤル成長させることにより格子欠陥等が生じない
ように形成される。

このチヤンネル領域１１２を形成するp^-層の
上面には、不純物密度が高いp⁺層から成るゲー
ト領域１１４が一対形成されており、更に、ゲー
ト領域１１４の間には、不純物密度が高いn⁺層
から成るソース領域１１６が設けられている。こ
れらのゲート領域１１４及びソース領域１１６の
組合せによつて一画素に対応するセルが形成され
ており、このセルが適当な間隔で規則的かつ２次
元のマトリクス状に複数個配列されて固体撮像装
置が構成されている。

チヤンネル領域１１２が形成されているp^-の
層の上面には、ゲート領域１１４及びソース領域
１１６の露出部分を除く全体に酸化シリコン
（SiO₂）の絶縁膜１２０が表面保護のために形成
されている。また、ソース領域１１６のうち露出
部分には、ソース電極１２２が形成されており、
ゲート領域１１４の露出部分には透明なゲート電
極１２４が絶縁層１２６を介して形成されてい
る。この絶縁層１２６は、例えばSiO₂膜から成
り、これによつてゲート領域１１４とゲート電極
１２４との間にコンデンサーが形成されている。

基板１１０のうち、チヤンネル領域１１２が形
成されているp^-層と反対側には、ドレイン電極
１２８が形成されている。

１組のゲート電極１２４には読み出しアドレス
回路１３０が各々接続されており、各セルに対し
て順に読み出し用のパルス電圧が同時に印加され
るようになつている。ソース電極１２２は、スイ
ツチング動作をするトランジスタ１４０のドレイ
ンに接続されており、トランジスタ１４０のソー
スは、出力端子１３８に接続されている。トラン
ジスタ１４０のゲートは、ビデオライン選択回路
１３２に各々接続されている。このビデオライン
選択回路１３２からは、トランジスタ１４０に対
して順に選択パルス電圧が出力されるようになつ
ており、これによつてトランジスタ１４０が順次
駆動される。

出力端子１３８とアースすなわちドレイン電極
１２８との間には、負荷抵抗１３４及び電源１３
６が接続されており、読み出しアドレス回路１３
０及びビデオライン選択回路１３２の出力するパ
ルス電圧によつて選択されたセルのドレイン電流
が形成されるとともに、電圧として出力端子１３
８に出力されるようになつている。

なお、駆動回路については、他の実施例におい
て詳述する。

以上のように構成されているセルのうち、半導
体による構成部分が第２図に示されており、この
図における矢印BA方向のエネルギーバンドの概
要が第３図Ａに示されている。また、第２図にお
ける矢印BBの方向のエネルギーバンドの概要が
第３図Ｂに示されている。このエネルギーバンド
は、価電子帯を示したもので、ドレイン電極１２
８に対して正の電圧が印加されている状態を示
す。

第３図Ａにおいて、チヤンネル領域１１２に形
成されているエネルギーバンドの凸部は、主とし
て各領域間の拡散電位によつて生ずる空乏層の部
分である。この空乏層の頂部Ｐは真のゲートと称
される部分である。他方、第３図Ｂにおいてチヤ
ンネル領域１１６に形成されているエネルギーバ
ンドの凸部は、前記空乏層に対応しており、この
凹部の底部Ｑが前記頂部Ｐに対応している。従つ
て、例えば、チヤンネル領域１１２に入射した光
によつて生成される電子−正孔対のうち正孔Ｈ
は、図の矢印HAの如く移動して頂部Ｐすなわち
底部Ｑに達し、更には、ゲート領域１１４に移動
して蓄積される。

第３図Ａ，Ｂのうち、実線で示されているエネ
ルギーバンドは、本実施例のものであり、破線で
示されているエネルギーバンドは、チヤンネル領
域１１２がn^-層で形成されている場合のもので
ある。すなわち、従来のようにn^-層でチヤンネ
ル領域１１２が形成されている場合にくらべて、
本実施例では、第３図Ｂに示すように底部Ｑのポ
テンシヤルが高くなり、このためゲート領域１１
４間の電位障壁が浅くなつている。

更に付言すれば、ゲート領域１１４間における
電位障壁の減少分は、チヤンネル領域１１２と基
板１１０との境界に形成されることになる。

次に、本実施例の全体的作用について説明す
る。

まず、各セルに対して光が入射すると、チヤン
ネル領域１１２に形成された電位傾斜部分によつ
て形成された電子−正孔対が分離される。これら
のうち、電子はドレイン電極１２８の方向に移動
し、正孔は第３図Ａ，Ｂに示したようにゲート領
域１１４の方向に移動して蓄積される。

次に、ビデオライン選択回路１３２によつてト
ランジスタ１４９が駆動されると、ソース電極１
２２及びドレイン電極１２８の間に抵抗１３４を
介して電源１３６が接続される。更に、読み出し
アドレス回路１３０からゲート電極１２４に対し
てパルス電圧が印加されると、ゲート領域が１１
４に蓄積されている正孔の量すなわち入射光の量
に対応するドレイン電流が抵抗１３４に流れる。
これによつてドレイン電流が電圧に変換され出力
端子１３８に出力されることとなる。

以上のように、情報の読み出しはゲート領域１
１４に対して必要な電圧を印加することによつて
行なわれる。従つて、従来のように、ゲート領域
１１４間に形成されているポテンシヤルの凹部が
深いと、チヤンネルのON、OFFの制御に対して
プロセス変動が大きく関与することとなるが、本
実施例においては、凹部が浅く形成されているの
で、プロセス変動の影響が低減される。

また、別の観点からすれば、以下のように考え
ることもできる。すなわち、本実施例ではゲート
領域１１４間の電位障壁の一部が、チヤンネル領
域１１２と基板１１０の間に分割して形成されて
いると考えることができる。従つて、プロセス変
動の影響も、その一部がチヤンネル領域１１２と
基板１１０との境界部分に分割して担われること
になる。ところが、基板１１０に対するチヤンネ
ル領域１１２の形成は、撮像装置を構成するすべ
てのセルに対して共通に行なわれ、かつ周知の如
くエピタキシヤル成長という十分に改良された手
法によつて行なわれるため、プロセス変動の影響
は、少なくともゲート領域１１４に生ずるプロセ
ス変動に対して十分に無視し得るものである。す
なわち、チヤンネル領域１１２と基板１１０との
境界部分に分担される電位障壁に対応する分だけ
プロセス変動の影響が低減されることになる。

第４図には、本発明による固体撮像装置の改良
された他の実施例が示されている。この図のう
ち、Ａは、一部を切除した平面図であり、Ｂは、
Ａの平面図の矢印の方向から見た一部省略した
端面図である。更に、第１図Ｂに対応する端面が
第５図に拡大して示されている。

これら第４図Ａ及びＢ並びに第５図において、
シリコン（Si）などの材料を用いた不純物密度が
高いn⁺層の基板２１０上には、不純物密度の低
いp^-層から成るチヤンネル領域２１２が形成さ
れている。

このチヤンネル領域２１２を形成するp^-層の
上面には、不純物密度が高いp⁺層から成るコン
トロールゲート領域２１４が設けられており、こ
のコントロールゲート領域２１４の周囲には、不
純物密度が高いn⁺層から成るソース領域２１６
が設けられている。

これらのコントロールゲート領域２１４及びソ
ース領域２１６は、第４図Ａに示すように、適当
な間隔で規則的かつ２次元的にマトリクス状に配
列されており、一対のコントロールゲート領域２
１４及びソース領域２１６によつて一画素に対応
するセルが形成されている。

隣接するソース領域２１６間には、不純物密度
が高いp⁺層から成るフローテイングゲート領域
２１８が形成されている。このフローテイングゲ
ート領域２１８は、隣接するセルに対して共通に
設けられており、図示しない適当な電極手段によ
つてソース領域２１６と同電位ないしは所定の電
位に保持される。これによつてチヤンネル領域２
１２中に空乏層ないしは電位障壁が形成され、各
セル間のチヤンネルの分離が行なわれる。チヤン
ネル領域２１２が形成されているp^-層の上面に
はコントロールゲート領域２１４及びソース領域
２１６の露出部分を除く全体に酸化シリコン
（SiO₂）膜２２０が表面保護のために形成されて
いる。ソース領域２１６のうち露出部分には、ソ
ース電極２２２が形成されており、更に、各セル
のソース領域２１６の並んでいる方向に接続され
ている。この接続の方向は、第４図Ａに示されて
いるように、後述するゲート電極の接続方向と直
交する方向である。

次に、コントロールゲート領域２１４の露出部
分には、ゲート電極２２４が絶縁層２２６を介し
て形成されている。絶縁層２２６は、例えば
SiO₂膜から成り、前記ソース電極２２２の上に
延長して設けられており、この絶縁層２２６上に
沿つてゲート電極２２４が形成されている。すな
わち、絶縁層２２６によつてコントロールゲート
領域２１４とゲート電極２２４との間にコンデン
サが形成されるとともに、ソース電極２２２とゲ
ート電極２２４との絶縁が行なわれている。この
ゲート電極２２４の接続の方向と、ソース電極２
２２の接続の方向とは直交しており、これによつ
ていずれかのセルに蓄積されている情報の読み出
しが可能となる。すなわち、複数のソース電極２
２２の任意の１つを選択し、複数のゲート電極２
２４の任意の１つを選択すれば、両電極の交わる
位置のセルが選択される。

基板２１０のうち、チヤンネル領域２１２が形
成されているp^-層と反対側には、ドレイン電極
２２８が形成されている。

次に、上述した構造を有する固体撮像層の電気
的な等価回路と、各電極間の接続について説明す
る。

第６図には、電気回路と外部装置との接続が示
されている。また、外部装置との接続の一部は、
第５図にも示されている。これらの図において、
画素単位に該当するセルPCは、第４図Ａにおい
て示したように、二次元的マトリクス状に複数個
配列されている。（第６図参照）。複数のゲート電
極２２４には、読み出しアドレス回路２３０が
各々接続されており、順に読み出し用のパルス電
圧が印加されるようになつている。他方、複数の
ソース電極２２２は、スイツチング動作をするト
ランジスタ２４０のドレインに各々接続されてい
る。この複数のトランジスタ２４０のソースは、
出力端子２３８に各々接続されており、更にゲー
トは、ビデオライン選択回路２３２に各々接続さ
れている。このビデオライン選択回路２３２から
は、トランジスタ２４０に対して順に選択パルス
電圧が出力されるようになつており、これによつ
てトランジスタ２４０が順次駆動される。

トランジスタ２４０は、例えば通常は「OFF」
の状態にあるSITによつて構成されており、読み
出しアドレス回路２３０及びビデオライン選択回
路２３２は、例えばシフトレジスタによつて構成
されている。

また、出力端子２３８とアースすなわちドレイ
ン電極２２８との間には、負荷抵抗２３４及び電
源２３６が接続されており、これによつて読み出
し時のドレイン電流が形成され、更にはドレイン
電流が電圧に変換されるようになつている。

なお、第６図において、一点鎖線で示した領域
IMが第４図Ａ等に示されている構造の部分に該
当する。

次に、上記実施例の全体動作について説明す
る。

まず、各セルに対して光が入射すると、コント
ロールゲート領域２１４からチヤンネル領域２１
２にわたつて形成されている電位傾斜部分に電子
−正孔対が生成される。詳述すると、入射光は、
コントロールゲート領域２１４を主として通過し
てチヤンネル領域２１２にまで達し、電子−正孔
対が生成される。生成された電子−正孔対のう
ち、電子は、ドレイン電極２２８の方向に移動
し、正孔はコントロールゲート領域２１４の方向
に移動し、蓄積される。この正孔の蓄積は、コン
トロールゲート領域２１４とゲート電極２２４と
の間にコンデンサが形成されていることによる。

以上の動作によつて画像情報が各セルに蓄積さ
れる。次に、ビデオライン選択回路２３２によつ
て、複数あるソース電極２２２のうちの１つに接
続されているトランジスタ２４０に選択パルス電
圧が印加される。これによつて該当するトランジ
スタ２４０が駆動され、第６図に示されているセ
ルPCのうち、該当する列方向に配置されている
複数のセルPCのソース電極２２２及びドレイン
電極２２８が抵抗２３４を介して電源２３６に接
続される。これによつて、ドレイン電流の流れる
準備が終了する。なお、この状態では、各セル
PCが非導通の状態となるように、例えば電源２
３６の電圧等が調整されている。

以上の動作によつて画像情報を読み出す対象と
なるビデオラインが選択される。次に、読み出し
アドレス回路２３０によつて複数あるゲート電極
２２４に対し順にパルス電圧が印加される。これ
によつて、選択されたビデオライン上に位置する
セルPCが順に次々と導通し、コントロールゲー
ト領域２１４に蓄積された正孔の量すなわち入射
光量に対応するドレイン電流が抵抗２３４に流
れ、更には抵抗２３４によつて電圧に変換されて
出力端子２３８から出力される。

以上の動作によつて、入射光に対応する画像情
報は、出力端子２３８の電圧変化として良好に出
力されることとなる。

以上の実施例においては、ソース領域２１６に
よつてコントロール領域２１４が囲まれている
が、必ずしもこのような構成とする必要はなく、
コントロールゲート領域２１４の外周の一部にソ
ース領域２１６を設けるようにしてもよく、更に
は複数のソース領域２１６を設け、これらをソー
ス電極２２２によつて接続するようにしてもよ
い。

更に、上記実施例においては、フローテイング
ゲート領域２１８にも光が入射することによつて
正孔が蓄積され、セルPC間の分離が良好に行な
われないという不都合が生ずる。

このような不都合を解消する更に他の実施例に
ついて説明する。第７図Ａ，Ｂには、本発明の更
に他の実施例が示されており、第７図Ａは第４図
Ａに対応する平面図であり、第７図Ｂは第４図Ｂ
に対応する端面図であつて、第７図Ａの矢印か
ら見た図である。なお、この第７図Ａ，Ｂにおい
て、第４図ないし第６図と同様の構成部分につい
ては、同様の符号を用いることとし、説明を省略
する。

この第７図Ａ，Ｂに示されている実施例では、
ソース領域２４６はコントロールゲート領域２１
４の周囲ではなく、一側面にのみ設けられてい
る。更に、ソース領域２４６は、フローテイング
ゲート領域２１８に接近して設けられている。す
なわち、ソース領域２４６とフローテイングゲー
ト領域２１８との距離をWA、ソース領域２４６
とコントロールゲート領域２１４との距離をWB
とすると、WA＜WBの関係になる。このように
するとコントロールゲート領域２１４側に形成さ
れる電位障壁ないしは拡散電位よりもフローテイ
ングゲート領域２１８側に形成される電位障壁の
方が高くなるため、セルPC間の分離が良好とな
る。

更に本実施例においては、ソース領域２４６及
びフローテイングゲート領域２１８上に絶縁膜２
４２を介してアルミニウムのしや光膜２４４が形
成されている。このため、フローテイングゲート
領域２１８の部分には光が侵入せず、フローテイ
ングゲート領域２１８に対する正孔の蓄積が行な
われない。このため、セルPC間の分離が良好と
なる。

このようなセル間の分離の向上は、その他にフ
ローテイングゲート領域２１８をコントロルゲー
ト領域２１４よりもチヤンネル領域２１２に対し
て深く形成することによつても達成でき、また、
フローテイングゲート領域２１８の不純物密度を
コントロールゲート領域２１４よりも高くするこ
とによつても達成できる。

以上のいずれかの手段あるいは複数の手段の組
合せによつて、セルPC間の分離を良好に行うこ
とができ、単位面積当りに配列されるセルPCの
集積度を著しく向上させることができる。

第８図には、本発明の更に他の実施例が示され
ている。この実施例は、第１図に示した実施例に
対応するものであるが、第４図又は第７図に示し
た実施例についても同様である。なお、上記第１
図に示した部分と同様の構成部分については、同
一の符号を用いることとし、説明を省略する。

この実施例においては、チヤンネル領域が２つ
の層によつて形成されている。すなわち、ゲート
領域１１４に接する部分にはp⁺層から成るチヤ
ンネル領域１１２Ａが形成されており、このチヤ
ンネル領域１１２Ａと基板１１０との間に、n^-
層から成る他のチヤンネル領域１１２Ｂが形成さ
れている。このような構成においても上述したよ
うにプロセス変動の影響を低減化することができ
る。

なお、ソースとドレインは上記実施例と逆に対
応させても、同様の作用を奏することができる。
ビデオラインの選択あるいは読み出し用のパルス
電圧の印加についても同様であつて、上記実施例
と逆にしてもよい。

また、駆動用のトランジスタ１４０，２４０は
通常のトランジスタを使用してもよく、このトラ
ンジスタ１４０，２４０及び読み出しアドレス回
路１３０，２３０、ビデオライン選択回路１３
２，２３２を撮像装置と一体化して集積回路とし
て構成するようにしてもよい。材料としては、主
としてシリコンを用いたが、本発明は何らこれに
限定されるものではなく、ゲルマニウム、−
族化合物半導体等を用いることもできる。

更にカラーの画像情報を得るためには、セル
PCのマトリクスを、例えば赤（Ｒ）、緑(G)、青
(B)、に対応して構成し、入射光を色フイルタにか
けることによつてＲ、Ｇ、Ｂの光を分離して各セ
ルPCに入射させるようにすればよい。

また、ゲート領域がn⁺層で形成されている場
合には、チヤンネル領域はn^-層で形成すればよ
い。

なお、チヤンネル領域のp^-層の不純物密度は
例えば10¹²ないし10¹⁵cm^-3であつて、10¹³ないし
10¹⁴cm^-3が好ましい。

以上説明したように、本発明によれば、チヤン
ネル領域が形成される層をゲート領域が形成され
る層と同型の半導体であつて、かつ、ゲート領域
よりも不純物密度が低い層によつて形成すること
にしたので、プロセス変動に対して十分なる許容
度を有し、更にはセルの集積度の向上を図ること
ができるというすぐれた効果を奏する。

【図面の簡単な説明】

第１図は本発明による固体撮像装置を構成する
単位セルを示す断面図、第２図は第１図に示され
ている構成部分のうち半導体層の部分を示す斜視
図、第３Ａ，Ｂはエネルギーバンドの状態の概要
を示す説明図、第４図Ａは本発明の他の実施例を
示す一部破断した平面図、第４図Ｂは第４図Ａの
矢印から見た端面図、第５図は第４図Ｂの一部
を拡大して示す端面図、第６図は電気回路の構成
を示す回路図、第７図Ａは本発明の他の実施例を
示す平面図、第７図Ｂは第７図Ａの矢印から見
た端面図、第８図は本発明の更に他の実施例を示
す断面図である。 主要部分の符号の説明、１１２，２１２，１１
２Ａ，１１２Ｂ……チヤンネル領域、１１４，２
１４……ゲート領域、１２４，２２４……ゲート
電極、Ｈ……正孔、PC……セル。

Claims (1)

1. 【特許請求の範囲】 １ 全体として平板な半導体基板と、 該半導体基板の一方の主面に形成された半導体
   層と、 該半導体層に形成され、第１の導電型の半導体
   の電極領域と、 該電極領域の上に形成された電極層と、 前記半導体層に形成され、第１の導電型とは反
   対の第２の導電型の半導体のゲート領域と、 該ゲート領域の上に形成された絶縁層と、 該絶縁層の上に形成され、前記ゲート領域およ
   び絶縁層とともにコンデンサを形成するゲート電
   極層とを含むセルが複数配列され、 該セルは、該セルに入射する光量に対応するキ
   ヤリアが前記ゲート領域に蓄積され、該蓄積され
   たキヤリアに応じてドレイン電流が流れるSITを
   構成する固体撮像装置において、 前記半導体層は、第２の導電型を有し、前記ゲ
   ート領域の不純物密度より低い不純物密度を有す
   ることを特徴とする固体撮像装置。 ２ 特許請求の範囲第１項記載の装置において、
   前記半導体層の不純物密度は10¹²〜10¹⁵cm^-3程度
   であることを特徴とする固体撮像装置。