JPH0448028B2 - - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明は固体撮像デバイス、とくに絶縁ゲート
型電界効果トランジスタ（IGFET（MOS））、接
合型電界効果トランジスタ（JFET）などのゲー
ト蓄積型固体撮像デバイスに関する。

背景技術 たとえばフオトダイオード構造の撮像セルが１
次元または２次元に配列された撮像セルアレイを
有する固体撮像デバイスは、その光電変換効率す
なわち入射光に対する光キヤリア発生感度をいか
に向上させるかが重要な課題のひとつである。そ
のため従来は、各撮像セルの入射光に対する光学
的な開口率を向上させたり、入射光の損失を低減
させる様々な方法がとられてきた。

たとえば、シリコン基板上に各画素ごとにpn
接合フオトダイオードが形成され、そのカソード
またはアノードが、光キヤリアの読出しゲート回
路を構成するIGFETのゲート電極に接続されて
いる固体撮像デバイスがある。入射光によりフオ
トダイオード領域で発生した光キヤリアは、その
pn接合付近に一時的に蓄積され、IGFETによつ
て入射光に応じた信号電流として出力される。

しかしこの構成では、１画素のpn接合発光領
域ごとに１つの読出しゲート回路が形成され、１
画素当りの素子の物理的占有面積が大きくなつて
しまう。したがつて、撮像デバイスとして十分な
開口率が得られず、したがつて光電変換効率が低
く、また画像の解像度も低いという欠点があつ
た。

目 的 本発明はこのような従来技術の欠点を解消し、
光学開口率が高いゲート蓄積型固体撮像デバイス
を提供することを目的とする。

発明の開示 本発明によれば、入射光に応じた光キヤリアを
発生する光キヤリア発生手段と、発生した光キヤ
リアを蓄積するゲート領域及びこのゲート領域に
蓄積された光キヤリアに応じた信号を読み出すた
めのソース・ドレーン路を含む電界効果トランジ
スタとから構成される撮像セルを複数配列して成
るゲート蓄積型固体撮像デバイスにおいて、各撮
像セルは、１つの撮像セルに隣接する２つの撮像
セルに対して、そのうちの一方との間でソースを
共通に形成すると共に、他方との間でドレーンを
共通に形成するように接続されているものであ
る。

実施例の説明 次に添付図面を参照して本発明によるゲート蓄
積型固体撮像デバイスの実施例を詳細に説明す
る。

第１図を参照すると、本発明によるゲート蓄積
型固体撮像デバイスの実施例において、１つの画
素を形成する撮像セル１０が光キヤリア発生蓄積
領域１２と読出しゲート１４とからなる。この撮
像セル１０は隣接するものが２つずつ対になつて
いる。

たとえば同図左上の２つの撮像セル１０を例に
とると、それら２つのセル１０の読出しゲート１
４のドレーンが共通に水平行選択線１６ａに接続
され、光キヤリア発生蓄積領域１２が共通にリセ
ツト線２０に接続されている。またそれら２つの
セル１０の読出しゲート１４のソースは、それぞ
れの垂直列選択線１８に接続され、垂直列選択線
１８は、図示のようにそれぞれ隣接する他の撮像
セル１０の読出しゲート１４のソースと共通に接
続されている。

同図における上の水平行の中央の２つの撮像セ
ル１０は、それら２つのセル１０の読出しゲート
１４のドレーンが共通に水平行選択線１６ｂに接
続されている点で、左上の１対のセル１０と相違
するにすぎない。

換言すれば、同図における最上の水平行におい
て、最左の２つの撮像セル１０が１対となるよう
な組合せで読出し回路１４のドレーンが共通に接
続され、最左から２番目と３番目の２つの撮像セ
ル１０が１対となるような組合せで読出し回路１
４のソースが共通に接続されている。

このようにして多数の撮像セル１０が水平方向
に同様にして配列されて撮像セル１０の水平行が
構成され、この水平行が垂直方向に多数配列され
て、全体として本実施例におけるゲート蓄積型固
体撮像デバイスの撮像セルアレイ２２が形成され
ている。

水平行選択線１６ａおよび１６ｂは、１対とな
つてそれぞれ読出しゲート回路２４ａおよび２４
ｂのソース・ドレーン路に接続され、それらのゲ
ートが垂直シフトレジスタ２６の各段に接続され
ている。ゲート回路２４ａおよび２４ｂのソー
ス・ドレーン路は、それぞれ抵抗３２ａおよび３
２ｂを通して正の直流電源３４にプルアツプされ
ている。抵抗３２ａおよび３２ｂの一端が各撮像
セル１０の蓄積キヤリアに応じた信号の読出し出
力端子を構成している。また選択線１６ａおよび
１６ｂはそれぞれ、抵抗３６ａおよび３６ｂを通
して接地されている。

同様にして、垂直列選択線１８は読出しゲート
回路２８のソース・ドレーン路に接続され、それ
らのゲートが水平シフトレジスタ３０の各段に接
続されている。またゲート回路２８のソース・ド
レーン路は、抵抗３８を通して共通に接地されて
いる。

リセツト線２０は、水平行単位で共通にゲート
回路４０のソース・ドレーン路に接続され、また
抵抗４２を通して接地されている。ゲート回路４
０のソース・ドレーン路は共通に正の電源４６に
接続され、またそれらのゲートはリセツト用シフ
トレジスタ４４の各段に接続されている。

撮像セルアレイ１０に光が照射され、垂直シフ
トレジスタ２６が水平行を順次走査し、選択され
た水平行において水平シフトレジスタ３０が垂直
列を順次走査して、ラスタ走査によつて順次画像
信号が各撮像セルから読み出される。

たとえば垂直シフトレジスタ２６の同図におけ
る最上段が駆動され、それに対応する１対の水平
行選択線１６ａおよび１６ｂが付勢されたとす
る。この状態で水平シフトレジスタ３０の同図に
おける左から２番目の段が駆動され、それに対応
する垂直列選択線１８が付勢されると、その垂直
選択線１８に対応する１対の撮像セル１０につい
てのみ、その蓄積領域１２に蓄積された光キヤリ
アの読出しが行なわれる。

すなわち左から２番目の撮像セル１０の蓄積領
域１２に蓄積された光キヤリアに応じた電流が電
源３４、抵抗３２ａ、ゲート回路２４ａ、および
選択線１６ａを通つてその読出しゲート回路１４
に流れ、これは選択線１８および読出しゲート回
路２８を通つて抵抗３８に流れる。したがつて、
その蓄積キヤリアに応じた電圧が出力端子４８ａ
に出力される。その際、同じ垂直列選択線１８に
接続されている左から３番目の撮像セル１０の蓄
積領域１２に蓄積された光キヤリアに応じた電流
は、電源３４、抵抗３２ｂ、ゲート回路２４ｂ、
および選択線１６ｂを通つてその読出しゲート回
路１４に流れ、これは同じ選択線１８および読出
しゲート回路２８を通つて抵抗３８に流れる。し
たがつて、その蓄積キヤリアに応じた電圧が出力
端子４８ｂに出力される。

次に、水平シフトレジスタ３０が歩進して同じ
水平行の左から３番目の選択線１８が付勢される
と、それに対応する１対のセル１０の蓄積領域１
２の蓄積キヤリアに応じた電圧が出力端子４８ａ
および４８ｂにそれぞれ出力される。こうして１
水平行の撮像セル１０について順次読出しが行な
われると、次の水平行が選択され、同様にして順
次ラスタ走査にて蓄積キヤリアの読出しが行なわ
れる。

各撮像セル１０に蓄積されたキヤリアの初期状
態へのリセツトは、読出しの終了した水平行ごと
にリセツト用シフトレジスタ４４の歩進によつて
行なわれる。これによつて、シフトレジスタ４０
の１つの段によつて駆動されたゲート回路４０が
導通すると、電源４６と抵抗４２できまる所定の
レベルに蓄積領域１２が設定される。

このような回路構成の固体撮像デバイスが積層
型IGFET構造のデバイスとして実現された撮像
セルアレイ２２の実施例が平面図にて第２図に示
され、その一点鎖線Ａ−Ａ，Ｂ−ＢおよびＣ−Ｃ
の断面がそれぞれ第３図ないし第５図に示されて
いる。

撮像セル１０は本実施例では、ｐ型シリコン基
板１００の一方の主面に２つのｎ領域１０２およ
び１０４が形成されている。一方のｎ領域１０２
は、たとえばアルミニウムなどのコンタクト１１
０を介して垂直列選択線１８に接続されている。
このコンタクト１１０は第２図ではＸ印で示され
ている。また、他方のｎ領域１０４は多結晶シリ
コンなどの水平行選択線１６に接続されている。

基板１００の主面には、たとえば酸化シリコン
または窒化シリコンなどの絶縁層１０６および１
０８が形成され、その上に非晶質シリコン層１１
２が形成されている。非晶質シリコン層１１２の
上にリセツト線２０が形成されている。このリセ
ツト線２０は、たとえばITOなどの透明電極材料
で形成するのが有利である。

これらによつて、ｎ領域１０２をソースとし、
ｎ領域１０４をドレーンとし、多結晶シリコン電
極層１２４をゲート電極とする読出しゲート回路
１４が構成される。ゲート領域１２４の上方の非
晶質シリコン層１１２と絶縁層１０８との界面付
近には、アルミニウム電極層１１６が形成され、
これは導電体１１４によつて領域１２と接続され
ている。

非晶質シリコン層１１２は、入射光に応じて光
キヤリアを発生する感光領域として機能する。こ
こで発生した光キヤリアは、電極層１１６および
１１４を通つてゲート領域１２４に蓄積される。
これが前述の光キヤリア蓄積領域１２に相当す
る。この蓄積キヤリアに応じて読出しゲート回路
１４にチヤネルが形成され、前述のような読出し
電流がソース１０２とドレーン１０４の間に流れ
ることになる。

１つの撮像セル１０は、酸化シリコンなどの絶
縁層１２０およびその下のp⁺領域１２２によつ
て他のセルと素子分離され、このようなセル１０
が２次元状に基板１００の主面に配列され、撮像
セルアレイ２２が形成されている。

第６図には、本発明による固体撮像デバイスが
接合型FET（JFET）構造のデバイスとして実現
された撮像アレイ２２の実施例が平面図にて示さ
れ、その一点鎖線Ｄ−ＤおよびＥ−Ｅの断面がそ
れぞれ第７図および第８図に示されている。

この実施例によれば、ｐ型シリコン基板２００
の一方の主面に１本の水平行の撮像セル１０に対
応してｎ−層２０２が形成され、その中にｐ領域
２０４、ならびに２種類のn⁺領域２０６および
２０８が形成されている。ｐ領域２０４の上に
は、たとえばSiNなどの誘電絶縁膜２１０が形成
され、その上をリセツト線２０が走行している。
リセツト線２０は、たとえばITOなどの透明電極
材料で形成するのが有利である。なお、第６図で
は、図の複雑化を避けるため、リセツト線の図示
を省略している。

一方のn⁺領域２０６は、たとえばアルミニウ
ムなどの垂直列選択線１８に接続されている。ま
た、他方のn⁺領域１０４は多結晶シリコンなど
の水平行選択線１６ａまたは１６ｂに接続されて
いる。

この実施例では、第６図からわかるように、
Ｗ，Ｇ，ＲおよびＢの順序で色画素が水平方向に
配列され、垂直方向にはこれらが２画素分ずれて
配列されている。したがつて、同図に示すよう
に、１対の垂直列選択線すなわち読出し線１６ａ
および１６ｂにはＷ信号とＧ信号が、他の１対の
垂直行選択線すなわち読出し線１６ａおよび１６
ｂにはＲ信号とＢ信号がそれぞれ読み出される。

この接合型FET構造の実施例においては、ｐ
型領域２０４とｎ−領域２０２の間に形成される
pn接合に入射光によつて光キヤリアが発生し、
蓄積される。この領域が前述の光キヤリア発生、
蓄積領域１２として機能する。領域１２に蓄積さ
れた光キヤリアは、ｐ型基板２００とともにその
電界によつて空乏層を形成し、一方のn⁺領域２
０６から他方のn⁺領域２０８の方向にn^-層２０
２を流れる電子流をピンチオフさせる、ないしは
これを制御する機能を果す。これによつて前述の
読出しゲート回路１４を構成している。

第９図は本発明によるゲート蓄積型固体撮像デ
バイスの他の実施例を示す回路図であり、第１図
と実質的に同じ部分には同一の符号を付して説明
を省略する。この実施例においては、各撮像セル
１０が水平行選択線１６にゲート領域が、垂直列
選択線１８にソース及びドレーンが各々接続され
ている点、該水平行選択線及びリセツト線が１本
の水平行選択線１６（リセツト線２０）で構成さ
れ、それぞれゲート回路２４，４０に接続されて
いる点、及びゲート回路２８ａ及び２８ｂが共通
に水平シフトレジスタ３０によつて駆動され、一
方のゲート回路（例えば２８ａ）のソース・ドレ
ーン路が撮像セルのソースに、他方のゲート回路
（例えば２８ｂ）のソース・ドレーン路が撮像セ
ルのドレーンにそれぞれ接続されている点で第１
図に示した実施例と異なる。

以上の実施例からわかるように、光キヤリア蓄
積領域１２に蓄積された光キヤリアは、２画素分
の撮像セル１０が対になつて共通のソースまたは
ドレーンを通して選択的に読み出される。したが
つて、１画素当りの素子の占有面積が相対的に小
さく、撮像デバイスとして十分な開口率が得られ
る。したがつて光電変換効率、および画像の解像
度が高い。

本発明によるゲート蓄積型固体撮像デバイスを
２次元撮像セルアレイに適用した実施例について
説明したが、本発明は、１次元撮像セルアレイに
も有利に適用されることは言うまでもない。

効 果 このように本発明によるゲート蓄積型固体撮像
デバイスは、光キヤリア蓄積領域に蓄積された光
キヤリアが２画素分の対の撮像セルに共通のソー
スまたはドレーンを通して読み出される構造をと
つている。したがつて、光学開口率が高い。換言
すれば、画素が微細化されたゲート蓄積型固体撮
像デバイスが実現される。

【図面の簡単な説明】

第１図は本発明によるゲート蓄積型固体撮像デ
バイスの実施例を示す回路図、第２図は、本発明
による固体撮像デバイスが積層型IGFET構造の
デバイスとして実現された撮像セルアレイの実施
例を示す平面図、第３図ないし第５図は、第２図
における一点鎖線Ａ−Ａ，Ｂ−ＢおよびＣ−Ｃの
断面をそれぞれ示す断面図、第６図は、本発明に
よる固体撮像デバイスが接合型FET構造のデバ
イスとして実現された撮像セルアレイの実施例を
示す第２図と同様の平面図、第７図および第８図
は、第６図における一点鎖線Ｄ−ＤおよびＥ−Ｅ
の断面をそれぞれ示す第３図ないし第５図と同様
の断面図、第９図は本発明によるゲート蓄積型固
体撮像デバイスの他の実施例を示す回路図であ
る。 主要部分の符号の説明、１０……撮像セル、１
２……光キヤリア蓄積領域、１４……読出しゲー
ト回路、１６……水平行選択線、１８……垂直列
選択線、２０……リセツト線、２２……撮像セル
アレイ。

Claims (1)

1. 【特許請求の範囲】 １ 入射光に応じた光キヤリアを発生する光キヤ
   リア発生手段と、 発生した光キヤリアを蓄積するゲート領域及び
   該ゲート領域に蓄積された光キヤリアに応じた信
   号を読み出すためのソース・ドレーン路を含む電
   界効果トランジスタとから構成される撮像セルを
   複数配列して成るゲート蓄積型固体撮像デバイス
   において、 各撮像セルは、１つの撮像セルに隣接する２つ
   の撮像セルに対して、そのうちの一方との間でソ
   ースを共通に形成すると共に、他方との間でドレ
   ーンを共通に形成するように該撮像セルを駆動す
   るシフトレジスタに接続されていることを特徴と
   するゲート蓄積型固体撮像デバイス。 ２ 特許請求の範囲第１項記載の固体撮像デバイ
   スにおいて、前記電界効果トランジスタは、絶縁
   ゲート型電界効果トランジスタであることを特徴
   とするゲート蓄積型固体撮像デバイス。 ３ 特許請求の範囲第１項記載の固体撮像デバイ
   スにおいて、前記電界効果トランジスタは、接合
   型電界効果トランジスタであることを特徴とする
   ゲート蓄積型固体撮像デバイス。