JPH0414547B2 - - Google Patents

Description

【発明の詳細な説明】 発明の技術分野 本発明は半導体撮像装置に関するものであり、
更に詳しくは静電誘導トランジスタを光検出及び
スイツチング素子として１つの画素セルを構成
し、これを多数配列して成る半導体撮像装置に関
するものである。

従来技術と問題点 従来の半導体撮像装置は光検出用のダイオード
とスイツチ用のトランジスタにより１つのセルが
構成されていて、光検出をダイオードで行ない、
光の信号そのものを映像信号として取り出すの
で、信号出力が小さく、感度が悪いという欠点を
有している。従つて、かかる従来の半導体撮像装
置では感度のから集積度を高める上に限界があ
る。

そこで本発明者らは、光検出に光感度の大きい
静電誘導トランジスタを用いてゲート領域に光信
号を蓄積し、このゲート領域のポテンシヤルに応
じてソース・ドレイン間の電流を制御して映像信
号を取り出すことによつて高い信号出力の得られ
る半導体撮像装置を提案し、特許出願した（昭和
56年特許願第204656号、昭和57年特許願第157693
号）。

発明の目的 本発明は、このような半導体撮像装置を更に改
善し、高い信号出力が得られ、然も画素セル間の
分離がよく、耐ブルーミング性にも優れた半導体
撮像装置を提供することを目的とする。

更に本発明は、上記の画素セル間の分離を簡易
な手段で達成することができ、分離のための大き
な領域を不要とすることにより集積性の優れた半
導体撮像装置を提供することを目的とする。

本発明の構成は下記に示す通りである。即ち、
本発明は第１導電型高不純物密度の第１の主電極
領域１と、前記第１の主電極領域の上部の第１導
電型低不純物密度のチヤンネル領域２と、前記チ
ヤンネル領域の上部に形成された第２導電型高不
純物密度の第１（４−１）及び第２（４−２）のゲ
ート領域及び第１導電型高不純物密度の複数個の
第２の主電極領域３と、前記第１のゲート領域の
上部に形成された絶縁膜６と、前記絶縁膜の上部
に形成されたゲート電極７とから少なくとも構成
される分割ゲート型SITを画素セルとする半導体
撮像装置であつて、前記第１のゲート領域をほぼ
囲むように、前記複数個の第２の主電極領域が配
置され、前記２の主電極領域を囲むように前記第
２のゲート領域が形成され、複数画素セルにわた
つて前記第２のゲート領域は共通となつているこ
とを特徴とする半導体撮像装置としての構成を有
するものである。

或いはまた、前記第２の主電極領域は、前記第
１のゲート領域と前記第２のゲート領域との間隔
がほぼ等しい部分にのみ形成されていることを特
徴とする半導体撮像装置としての構成を有するも
のである。

或いはまた、前記第１のゲート領域がほぼ矩形
の形状であり、前記第２の主電極領域が矩形のコ
ーナー部分には形成されていないことを特徴とす
る半導体撮像装置としての構成を有するものであ
る。

或いはまた、前記第２のゲート領域が切り込み
ゲート構造となつていることを特徴とする半導体
撮像装置としての構成を有するものである。

或いはまた、前記画素セルが２次元方向に複数
個配列されていることを特徴とする半導体撮像装
置としての構成を有するものである。

或いはまた、前記画素セルが一次元方向に複数
個配列されていることを特徴とする半導体撮像装
置としての構成を有するものである。

発明の実施例 第１図及び第２図は本発明の半導体撮像装置に
用いられる画素セルの実施例を示す素子断面図で
ある。同図において１はSiのn⁺基板、２は高抵抗
なn^-（ないしは真性）半導体領域でチヤンネルと
なるべき領域、３はドレイン領域となる高不純物
密度はn⁺領域、４−１及び４−２はチヤンネル
領域を塞がない形状にしたそれぞれコントロール
ゲート及びシールデイングゲートとなるべき高不
純物密度なp⁺領域、６はコントロールゲート領
域上にコンデンサを形成するためのSiO₂膜、
Si₃N₄膜のような絶縁膜、７，８，９はそれぞれ
ゲート、ドレイン、ソース電極であり、少なくと
もゲート電極７は入射光１８に対して透明な透明
電極となつている。１０はSiO₂等の表面保護膜
である。

１１はスイツチング用のトランジスタ、φsは
その制御信号、１３はφ_Gという読出しパルス電
圧を図示しない画素選択回路からゲート電極に加
える選択線、１４は負荷抵抗、１５はビデオ電圧
電源、１６は信号読出し線、１７は出力端子、１
８は光入力である。

２つのゲート領域４−１及び４−２のうちp⁺
領域４−１は光入力によつて励起されたキヤリア
の一方（この場合正孔）が蓄積されることによ
り、ドレイン・ソース間に流れる電流を制御する
ためのコントロールゲートであつて、絶縁物６及
び電極７によつてコンデンサが形成されている。
他方のp⁺領域４−２はシールデイングゲートで
あり、コントロールゲート４−１及びn⁺ドレイ
ン領域３を囲つている形状をしており、これらコ
ントロールゲート４−１及びシールデイングゲー
ト４−２によりチヤンネル領域に電位障壁を形成
する。第２図では１個の画素セルしか示していな
いが、このシールデイングゲート４−２は沢山の
画素セルを形成したときに各セルを空乏層で相互
に分離する働きを持つている。このシールデイン
グゲート４−２は場合によつてはフローテイング
領域としてもよく、又第２図に２１として示すよ
うな電極を介してある電位を印加してもよく、又
抵抗を介して接地してもよい。

第２図に示される画素セルはシールデイングゲ
ート４−２が基板表面から埋め込まれて形成され
ている点で第１図に示される画素セルと相異して
いる。このような埋込み型のシールデイングゲー
ト４−２を作成するには例えばシールデイングゲ
ート４−２領域にホウ素などを比較的深く拡散し
た後、その表面を選択酸化して形成する方法
（LOCOS法）；あるいは該シールデイングゲート
４−２領域を例えばプラズマエツチ等によつて切
り込んだ後、その部分にホウ素などを拡散して形
成する方法（切込み法）などがあり、切込み法に
おいてはその後必要に応じて酸化物が充填されて
もよい。これら埋込み型シールデイングゲート４
−２はコントロールゲート４−１に比して基板の
厚み方向に深く形成されることによつて、後述の
如く画素セル間の分離及び耐ブルーミング性を更
に向上させることができる。又第１図には第２図
の番号22として記載されている各電極間の分離の
ための絶縁物層（例えばリンケイ酸ガラス層）な
どが省略して描かれている。

第３図は第１図及び第２図に示した画素セルの
等価回路であり、この図面を参照してその動作を
説明する。第１図及び第２図において、光入力１
８があると静電誘導トランジスタ１００のゲート
領域４−１に光励起された正孔が流れ込んで、光
信号の書き込みが行なわれる。次にスイツチング
用トランジスタ１１のベース（ないしはゲート）
にφsというパルス電圧が加わると電源１５の電
圧が静電誘導トランジスタ１００のドレイン・ソ
ース間に加えられ、更に、ゲート領域４−１に
φsというパルス電圧が印加され、静電誘導トラ
ンジスタ１００が導通すると、光入力１８に対応
してドレイン電流が生じ、出力端子１７により出
力信号が得られる。この出力は光入力１８の強弱
によつて化し、増幅率10³以上であり従来のバイ
ポーラトランジスタよりも一桁以上大きいという
特徴を有しており、更に得られる出力信号のダイ
ナミツクレンジも大きいという特徴を有してい
る。なお、コントロールゲート４−１に接続され
たコンデンサは直流カツトの作用と光信号の蓄積
のために設けられたものである。

このような形状のトランジスタを静電誘導トラ
ンジスタとするためには、チヤンネルとなるn^-
領域２の不純物密度は、およそ１×10¹⁶cm^-3以
下、ゲート４−１，４−２，ドレイン３、ソース
１領域の不純物密度は、おおよそ１×10¹⁸cm^-3以
上とすることが必要である。ゲート電圧がOVで
もドレイン電流が流れないためには拡散電位のみ
でゲートとゲートの間及びチヤンネルが既に空乏
層化するような寸と不純物密度が選ばれる。ゲー
ト領域の厚さを厚くしてゲート間隔を小さくすれ
ばより一層作成が容易となる。この静電誘導トラ
ンジスタでは光入力に対して大きな増幅を行なわ
せるものであるから各製造工程では結晶に転位、
欠陥等が導入されないように注意をする必要があ
り、例えばp⁺ゲートを作るためにその領域にホ
ウ素等を拡散するときには、格子歪みを起さない
ように適当な族原子を同時に拡散して格子歪の
補償をすることが好ましい。またチヤンネルを形
成するn^-領域２は光により励起された電子・正
孔対が容易に再結合せず、寿命が長いことが必要
であり、このためには製造の最終の工程において
重金属に対するゲツタリングを施すことが好まし
い。

上記第１乃至第３図に示す画素セル１００は第
４図に平面図として示すように配列される。第４
図において、各画素セル１００はコントロールゲ
ート４−１とこれを囲むシールデイングゲート４
−２との間のチヤンネル領域に一方の主電極領域
となるドレイン領域３が形成された構造となつて
いる。このような構造にすると、光照射で発生
し、コントロールゲート４−１に蓄積されたキヤ
リアは、コントロールゲート４−１の周囲近傍に
設けられたn⁺領域のドレイン３のためにコント
ロールゲート４１から外への流出が難しくなる。
即ちドレイン領域３がキヤリアの流出を妨げるバ
リアの役割を果すのである。従つて信号読出線１
６及び選択線１３にパルス電圧が印加されること
によつてコントロールゲート４−１に蓄積された
キヤリアの量に応じてドレイン・ソース間に流が
流れ、光入力に応じた出力が得られるものとな
る。

ここで、ドレイン領域３は単位画素セル当りの
長さを大きくすることにより、前記バリアの役割
を有効に果すことができ、更に出力電流を大きく
とることができるので、画素セルが矩型の場合に
はその四辺にそれぞれ設けることが好ましい。こ
の場合、画素セルの各コーナー部分にも連続して
ドレイン領域３を設けることも考えられるが、こ
部分はコントロールゲート４−１とシールデイン
グゲート４−２が比較的離間するので、この部分
でドレイン・ソース間に電流が流れ易くなる。従
つて、図示した如く、両ゲート４−１，４−２間
の間隔が最も近接する領域にそれぞれドレイン領
域３を設けることが好ましい。更にコーナー部分
からのドレイン・ソース間の漏れ電流を最小にと
どめるためには、コントロールゲート４−１の周
囲に配されたドレイン領域３のうちの１つの長さ
が該コントロールゲート４−１の一辺よりも若干
短かく、且つコントロールゲート４−１の一辺の
辺内に含まれるように配置されることが最も好ま
しい。

また、シールデイングゲート４−２はコントロ
ールゲート４−１と共にチヤンネル領域に電位障
壁を形成し、また複数の画素セルを集積化した場
合の各画素セルを空乏層で相互に分離するために
設けられたものである。更にこのシールデイング
ゲート４−２は例えばコントロールゲート４−１
に飽和露光量以上の光が照射されて多量のキヤリ
アが蓄積されたときに、余剰のキヤリアを排出さ
せることによりブルーミングを防止させる機能も
有している。

上記の如き機能を達成するためにシールデイン
グゲート４−２は第４図に示すようにその間にド
レイン領域３を挾んでコントロールゲート４−１
を囲むように形成されており、更に各画素セル１
００に電気的に共通となつている。即ちこのシー
ルデイングゲート４２は、第４図に示す例におい
ては互いに隣接する画素セル１００の間は共有と
なつてコントロールゲート４−１を囲む形状に形
成されている。従つて上述の例において画素セル
１００の単位はシールデイングゲート４−２の中
心から相隣るシールデイング４−２の中心で囲ま
れた範囲となる。

次にこのようにシールデイングゲート４−２が
各画素セル１００で共通とされたときに、各画素
セル１００の分離が良好に行なわれていることを
第５図乃至第７図を参照して説明する。

第５図は本発明の半導体撮像装置の典型的な光
応答特性を示すもので、更に具体的には第１図に
示した構造から成る画素セルを有する半導体撮像
装置に光を照射した後、φs及びφ_Gを印加して出
力信号を得た場合の入射光強度と出力電圧の関係
を示している。この測定は２次元方向に相隣る３
つの画素セルについて行なつている。このグラフ
から明らかな様に、入射光強度が増すに従つて出
力電圧が大きくなつてゆき、入射光強度が
100μW／cm²程度で出力電圧が飽和する様な特性
を有していることが判る。この特性は従来の
MOS型半導体撮像装置の飽和露光量が10μW／cm²
程度であることからも明らかな如く、好ましい特
性を有している。

第６図は、第１図に示した半導体撮像装置の単
一の画素セル全域に光が照射され、且つその画素
セルに２次元方向で隣接する画素セルには光が照
射されないようにして露光を行なつた後、読出し
を行なつた場合の各画素セルの出力電圧をプロツ
トしたグラフである。この例においては、上記の
ようにして２次元方向に隣接する３つの画素セル
について行ない、それぞれの露光量は飽和露光量
に達しない程度とした。このグラフにおいて、横
軸は２次元方向に隣接する３つの画素セルの番号
を示しており、Ａは第１の画素セルに；Ｂは第２
の画素セルに；Ｃは第３の画素セルにのみ光を照
射した場合の各画素セルの出力電圧を示してい
る。このグラフから明らかな如く、本発明の半導
体撮像装置はシールデイングゲート４−２が各画
素セルに共通に設けられているが、各画素セルの
コントロールゲート４−１を囲む形状に形成され
ており、各画素セルがシールデイングゲート４−
２の空乏層で互いに分離されているから好ましい
画素セル分離を行なつている。更に、上記の実験
においては単一の画素セルの全域に露光を行なつ
ており、シールデイングゲート４−２の直下の
n^-層２にも光の照射が行なわれているが、ここ
で発生したキヤリアも隣接する画素セルのコント
ロールゲート４−１に蓄積されることがなく、シ
ールデイングゲート４−２領域に吸収されて、良
好な画素セルの分離が行なわれることが判る。

このように隣接する画素セルへ漏れ出すキヤリ
アがシールデイングゲート領域で吸収されること
にによつて画素セルの分離を良好にすることがで
きることは半導体撮像装置の耐ブルーミング性を
向上させることにも役立つことが明確である。即
ち、第４図に示すようにコントロールゲート４−
１を囲むようにシールデイングゲート４−２を設
けることで、隣接画素へ強力な光が入つてフオト
キヤリアが多量に発生しても、余分のキヤリアは
シールデイングゲート４−２に吸収されるのであ
る。ちなみに一般に半導体撮像装置おいては隣接
セルへの漏れ電流値が飽和電流値の15％となると
きの当該画素セルへの露光量を耐ブルーミング性
の目安としている。従来のMOS型半導体撮像装
置では飽和露光量が10μW／cm²であり、その約2c
倍の露光量で隣接セルへの漏れ電流量が飽和電流
値の15％となるので、耐ブルーミング指数は
10μW／cm²×20＝200μW／cm²となる。これに対し
て本発明に用いられる画素セルの飽和露光量は前
述第５図で示すように約100μW／cm²であり、
MOS型半導体撮像装置よりもも１桁大きい。然
も実験によれば、シールデイングゲート４−２が
コントロールゲート４−１を囲む形状となつてお
り、更に各画素セルにわたつて共通に形成されて
いるから、飽和露光量の20倍の露光量よりも遥や
かに大きな露光量を与えても隣接セルに対するブ
ルーミングの影響が少ないことが分つた。従つて
上記の飽和電流値の差を考慮すると本発明の半導
体撮像装置は従来のMOS型半導体装置の耐ブル
ーミング許容露光量（耐ブルーミング指数）より
も数10倍の露光を行なつてもブルーミングによる
影響を受けないこととなる。その一例として第２
図に示した切込構造の半導体撮像装置に前述の第
６図において説明したと同様にして飽和露光量
（100μW／cm²）及びその値の100倍（10000μW／
cm²）の露光を行なつた時の隣接セルへのブルーミ
ングの影響を第７図において示す。第７図におい
てＡは第１の画素セルに；Ｂは第２の画素セル
に；Ｃは第３の画素セルにのみ光を照射した場合
の各画素セルの出力電圧を示し、更に丸印でポイ
ントが示されているものが飽和露光量で、三角で
ポイントが示されているものが飽和露光量の100
倍でそれぞれ露光した場合の出力電圧を示す。こ
のグラフからも明らかなように飽和露光量の100
倍の露光を行なつた場合にも隣接セルに対する影
響が少ない。従つてこの例では耐ブルーミング指
数は100μW／cm²×100＝10000μW／cm²となる。
100μW／cm²は約300Luxの光に相当するから
30000Luxの光に耐えることになる。

第８図は上記した画素を２次元に配置して２次
元半導体撮像装置を構成した場合を示す回路図で
ある。第８図においてシールデイングゲートは各
画素セル１００に共通となつており、端子８０は
フローテイングにしてもよく、抵抗を介して接地
してもよく、またバイアス電源に接続されてもよ
い。又、８１は信号読出し線１６選択用の選択回
路であり、パルス電圧φsによつてスイツチ用ト
ランジスタ１１の１つを逐時選択して、選択され
た信号読出し線１６に負荷抵抗１４を介して電源
１５の電圧が印加される。８２は選択線１３選択
用の選択回路であり、パルス電圧φcが選択線１
３に印加される。このようにして２次元方向で画
素セル１００を順次選択することによつて２次元
画像信号を出力端子１７に出力することができ
る。

第９Ａ図及び第９Ｂ図は本発明の半導体撮像装
置をラインセンサに応用したものであり、各画素
セルのドレイン、ソース３及びシールデイングゲ
ート４−２がそれぞれ共通に接続されており、コ
ントロールゲート４−１のみが各画素セル１００
毎に電気的に独立みや構造となつている。このコ
ントロールゲート４−１には選択回路９０によつ
てコントロールゲート４−１上のコンデンサにパ
ルス電圧φ_Gが遂次印加されるようになつている。
この例においては、ラインセンサの長手方向に沿
つて、シールデイングゲート４−２をドレインと
したMOSトランジスタTr（９１は該トランジス
タのゲート電極を、９２はソースをそれぞれ表わ
す）を設けたことも特徴であり、画像信号を読出
した後にシールデイングゲート領域に残つている
キヤリアを横方向に抜き取ることができる。

第１０図は本発明の半導体撮像装置の１画素セ
ルの更に改改案であつて、ドレイン領域３の位置
をシールデイング領域４−２との間隔W₂をコン
トロールゲート領域４−１との間隔W₁に比して
十分小さくなる、即ちW₁＞W₂なる間隔に設定し
たものでコントロールゲート領域W₁によつて生
じる空乏層を更に広げることによつて、光励起さ
れて発生したキヤリアを効率良くコントロールゲ
ート領域４−１に蓄積させるようにするためのも
のである。

第１１図は第１０図に示すW₁とW₂の関係を変
化させた場合の入射光強度と出力電圧との関係を
示すグラフであり、ＡはW₁−W₂＝2μmの場合を
示しており、ＢはW₁−W₂＝1μmの場合を示す。
このグラフからも明らかな如くドレイン領域３が
ある程度シールデイングゲート４−２に近づく
と、光励起によつて発生したキヤリアが有効にコ
ントロールゲート４−１領域に蓄積されることが
判る。

本発明に用いられる画素セルの更に他の改良案
としては、例えばシールデイングゲート形成のた
めの不純物の拡散深さあるいは不純物密度をコン
トロールゲートに対して変えたりすることも可能
であり、これらは本発明者らが出願した前記昭和
57年特許願第157693号に詳細に記載されているの
で、これらを任意に用いることができる。

以上の実施例において、ドレイン領域３及びソ
ース領域１の関係を互いに逆転させて、n⁺領域
１に電源１５から負荷抵抗１４を介して電圧を印
加してもよい。また上記の実施例において半導体
撮像装置を構成する各領域の導電型をすべて逆転
させてもよい。この場合、前述の実施例において
は選択線１３及び信号読出し線１６に加えられる
パルス電圧が正であつたが、これを共に負に代え
る必要があり、更にコントロールゲート領域４−
１に蓄積されるキヤアリアも電子となる。

発明の効果 以上詳細に説明したように、本発明によれば、
ドレイン及びソース領域と、コントロールゲート
及びシールデイングゲート領域とから成る静電誘
導トランジスタで各画素セルを構成し、これを１
次元或いは２次元方向に配列したものであるか
ら、１セル１トランジスタ構造である上に高い信
号出力が得られる等の本質的特徴を有すると共
に、コントロールゲートとこれを囲むように形成
され複数画素セルにわたつて共通のシールデイン
グゲートを有するので、各画素セルの信号の分離
が良好となり、更に耐ブルーミング性に優れてい
る。更には該コントロールゲートとシールデイン
グゲートの間に形成される領域内であつて、これ
ら２つのゲート領域が比較的離間する領域を除い
た（コントロールゲートとシールデイングゲート
が共に矩型の境界線をもつて対面している場合に
は、コーナーの部分を除いた）ほぼ全長にわたつ
てドレイン（又はソース）領域を設けることによ
り更に信号出力を大きくすることができる。

【図面の簡単な説明】

第１図，第２図及び第１０図はそれぞれ本発明
の半導体撮像装置に使用する画素セルの一実施例
を示す要部素子断面図、第３図はその等価回路、
第４図はその平面図、第５図はかかる画素セルの
光出力特性を示すグラフ、第６図及び第７図は１
つの画素セルにのみ光を照射したときの光出力特
性とこの画素セルに隣接する画素セルの出力特性
を比較するためのグラフ、第８図は本発明の半導
体撮像装置の一実施例を示す回路図、第９Ａ図及
び第９Ｂ図は他の実施例を示す平面図及び回路
図、第１１図は上記第１０図に示した画素セルの
光出力特性を示すグラフである。 １はSiのn^-基板、２はn^-層、３はドレイン、
４−１はコントロールゲート、４−２はシールデ
イングゲートである。

Claims (1)

1. 【特許請求の範囲】 １ 第１導電型高不純物密度の第１の主電極領域
   １と、前記第１の主電極領域の上部の第１導電型
   低不純物密度のチヤンネル領域２と、前記チヤン
   ネル領域の上部に形成された第２導電型高不純物
   密度の第１（４−１）及び第２（４−２）のゲート
   領域及び第１導電型高不純物密度の複数個の第２
   の主電極領域３と、前記第１のゲート領域の上部
   に形成された絶縁膜６と、前記絶縁膜の上部に形
   成されたゲート電極７とから少なくとも構成され
   る分割ゲート型SITを画素セルとする半導体撮像
   装置であつて、前記第１のゲート領域をほぼ囲む
   ように、前記複数個の第２の主電極領域が配置さ
   れ、前記第２の主電極領域を囲むように前記第２
   のゲート領域が形成され、複数画素セルにわたつ
   て前記第２のゲート領域は共通となつていること
   を特徴とする半導体撮像装置。 ２ 前記第２の主電極領域は、前記第１のゲート
   領域と前記第２のゲート領域との間隔がほぼ等し
   い部分にのみ形成されていることを特徴とする前
   記特許請求の範囲第１項記載の半導体撮像装置。 ３ 前記第１のゲート領域がほぼ矩形の形状であ
   り、前記第２の主電極領域が矩形のコーナー部分
   には形成されていないことを特徴とする前記特許
   請求の範囲第１項または第２項記載の半導体撮像
   装置。 ４ 前記第２のゲート領域が切り込みゲート構造
   となつていることを特徴とする前記特許請求の範
   囲第１項乃至第３項のいずれかに記載の半導体撮
   像装置。 ５ 前記画素セルが２次元方向に複数個配列され
   ていることを特徴とする前記特許請求の範囲第１
   項乃至第４項のいずれかに記載の半導体撮像装
   置。 ６ 前記画素セルが１次元方向に複数個配列され
   ていることを特徴とする前記特許請求の範囲第１
   項乃至第４項のいずれかに記載の半導体撮像装
   置。