JPH0454988B2 - - Google Patents

Description

【発明の詳細な説明】 発明の技術分野 本発明は半導体撮像装置に関するものであり、
更に詳しくは静電誘導トランジスタを光検出及び
スイツチング素子として１つの画素セルを構成
し、これを多数配列して成る出力特性可変型半導
体撮像装置に関するものである。

従来技術と問題点 従来の半導体撮像装置は光検出用のダイオード
とスイツチ用のトランジスタにより１つのセルが
構成されていて、光検出をダイオードで行ない、
光の信号そのものを映像信号として取り出すの
で、信号出力が小さく、感度が悪いという欠点を
有している。従つて、かかる従来の半導体撮像装
置では感度の点から集積度を高める上に限界があ
る。

そこで本発明者らは、光検出に光感度の大きい
静電誘導トランジスタを用いてゲート領域に光信
号を蓄積し、このゲート領域のポテンシヤルに応
じてソース・ドレイン間の電流を制御して映像信
号を取り出すことによつて高い信号出力の得られ
る半導体撮像装置を提案し、特許出願した（昭和
56年特許願第204656号、昭和57年特許願第157693
号）。しかしこれらの半導体撮像装置においては
撮像すべき状況に応じて最適入射光強度領域やγ
値を切り換えること、すなわち通常のカメラにお
けるフイルムのASAを切り換えるような出力特
性切り換え機能は無かつた。

発明の目的 本発明は、このような半導体撮像装置を更に改
善し、高い信号出力が得られ、且つその出力特性
を純電子的に容易に変えることが可能な半導体撮
像装置を提供することを目的とする。

更に本発明は、撮像すべき状況に応じて最良の
出力特性を得ることを可能とする半導体撮像装置
を提供することを目的とする。

発明の実施例 第１図及び第２図は本発明の半導体撮像装置に
用いられる画素セルの実施例を示す断面図であ
る。同図において、１はSiのn⁺基板、２は高抵抗
なn^-（ないしは真性）半導体領域でチヤンネルと
なるべき領域、３はドレイン領域となる高不純物
密度はn⁺領域、４−１及び４−２はチヤンネル
領域を塞がない形状にしたそれぞれコントロール
ゲート及びシールデイングゲートとなるべき高不
純物密度なP⁺領域、６はコントロールゲート領
域上にコンデンサを形成するためのSiO₂膜、
Si₈N₄膜のような絶縁膜７，８，９はそれぞれゲ
ート，ドレイン，ソース電極であり、少なくとも
ゲート電極７は入射光１８に対して透明な透明電
極となつている。１０はSiO₂等の表面保護膜で
ある。

１１はスイツチング用のトランジスタ、φ_Sはそ
の制御信号、１３はφ_Gという読出しパルス電圧
を図示しない画素選択回路からゲート電極に加え
る選択線、１４は負荷抵抗、１５はビデオ電圧電
源、１６は信号読出し線、１７は出力端子、１８
は光入力である。

２つのゲート領域４−１及び４−２のうちP⁺
領域４−１は光入力によつて励起されたキヤリア
の一方（この場合正孔）が蓄積されることによ
り、ドレイン・ソース間に流れる電流を制御する
ためのコントロールゲートであつて、絶縁物６及
び電極７によつてコンデンサが形成されている。
他方のP⁺領域４−２はシールデイングゲートで
あり、コントロールゲート４−１及びn⁺ドレイ
ン領域３を囲つている形状をしており、これらコ
ントロールゲート４−１及びシールデイングゲー
ト４−２によりチヤンネル領域に電位障壁を形成
する。第２図では１個の画素セルしか示していな
いが、このシールデイングゲート４−２は沢山の
画素セルを形成したときに各セルを空乏層で相互
に分離する働きを持つている。

３１はシールデイングゲート４−２とアースの
間に接続された可変コンデンサであり、また３２
及び３３はこのコンデンサと並列に接続されてい
る可変抵抗及び可変電源であり、これらの値を適
宜変化させることにより、画素セルの出力特性を
変化させる。

第２図に示される画素セルはシールデイングゲ
ート４−２が基板表面から埋め込まれて形成され
ている点で第１図に示される画素セルと相異して
いる。このような埋込み型のシールデイングゲー
ト４−２を作成するには例えばシールデイングゲ
ート４−２領域にホウ素などを比較的深く拡散し
た後、その表面を選択酸化して形成する方法
（LOCOS法）；あるいは該シールデイングゲート
４−２領域を例えばプラズマエツチ等によつて切
り込んだ後、その部分にホウ素などを拡散して形
成する方法（切込み法）などがあり、切込み法に
おいてその後必要に応じて酸化物が充填されても
よい。又、第１図には第２図の番号２２として記
載されている各電極間の絶縁層（例えばリンケイ
酸ガラス層）などが省略して描かれている。

第３図は第１図及び第２図に示した画素セルの
等価回路であり、この図面を参照してその動作を
説明する。第１図及び第２図において、光入力１
８があると静電誘導トランジスタ１００のゲート
領域４−１に光励起された正孔が流れ込んで、光
信号の書き込みが行なわれる。次にスイツチング
用トランジスタ１１のベース（ないしはゲート）
にφ_Sというパルス電圧が加わると電源１５の電圧
が静電誘導トランジスタ１００のドレイン・ソー
ス間に加えられ、更にゲート領域４−１にφ_Gと
いうパルス電圧が印加され、静電誘導トランジス
タ１００が導通すると、光入力１８に対応してド
レイン電流が生じ、出力端子１７により出力信号
が得られる。この出力は光入力１８の強弱によつ
て変化し、増幅率１０³以上であり従来のバイポ
ーラトランジスタよりも一桁以上大きいという特
徴を有しており、更に得られる出力信号のダイナ
ミツクレンジも大きいという特徴を有している。
なお、コントロールゲート４−１に接続されたコ
ンデンサは直流カツトの作用と光信号の蓄積のた
めに設けられたものである。

このような形状のトランジスタを静電誘導トラ
ンジスタとするためには、チヤンネルとなるn^-
領域２の不純物密度は、およそ１×10¹⁶cm^-3以
下、ゲート４−１，４−２，ドレイン３，ソース
１領域の不純物密度は、おおよそ１×10¹⁸cm^-8以
上とすることが必要である。ゲート電圧が0Vで
もドレイン電流が流れないためには拡散電位のみ
でゲートとゲートの間及びチヤンネルが既に空乏
層化するような寸法と不純物密度が選ばれる。ゲ
ート領域の厚さを厚くしてゲート間隔を小さくす
ればより一層作成が容易となる。この静電誘導ト
ランジスタでは光入力に対して大きな増幅を行な
わせるものであるから各製造工程では結晶に転
移，欠陥等が導入されないように注意をする必要
があり、例えばP⁺ゲートを作るためにその領域
にホウ素等を拡散するときには、格子歪みを起さ
ないように適当な族原子を同時に拡散して格子
歪の補償をすることが好ましい。またチヤンネル
を形成するn^-領域２は光により励起された電
子・正孔対が容易に再結合せず、寿命が長いこと
が必要であり、このためには製造の最終の工程に
おいて重金属に対するゲツタリングを施すことが
好ましい。

上記第１乃至第３図に示す画素セル１００は第
４図に平面図として示すように配列される。第４
図において、各画素セル１００はコントロールゲ
ート４−１とこれを囲むシールデイングゲート４
−２との間のチヤンネル領域に一方の主電極領域
となるドレイン領域３が形成された構造となつて
いる。このような構造にすると、光照射で発生
し、コントロールゲート４−１に蓄積されたキヤ
リアは、コントロールゲート４−１の周囲近傍に
設けられたn⁺領域のドレイン３のためにコント
ロールゲート４−１から外への流出が難しくな
る。即ちドレイン領域３がキヤリアの流出を妨げ
るバリアの役割を果すのである。従つて信号読出
線１６及び選択線１３にパルス電圧が印加される
ことによつてコントロールゲート４−１に蓄積さ
れたキヤリアの量に応じてドレイン・ソース間に
電流が流れ、光入力に応じた出力が得られるもの
となる。

ここで、ドレイン領域３は単位画素セル当りの
長さを大きくすることにより前記バリアの役割を
有効に果すことができ、更に出力電流を大きくと
ることができるので、画素セルが矩型の場合には
その四辺にそれぞれ設けることが好ましい。この
場合、画素セルの各コーナー部分にも連続してド
レイン領域３を設けることも考えられるが、この
部分はコントロールゲート４−１とシールデイン
グゲート４−２が比較的離間するので、この部分
でドレイン・ソース間に電流が流れ易くなる。従
つて、これら２つのゲート領域が比較的離間する
領域を除いた（コントロールゲートとシールデイ
ングゲートが共に矩型の境界線をもつて対面して
いる場合には、コーナーの部分を除いた）ほぼ全
長にわたつてドレイン領域３を設けることが好ま
しい。更に、コーナー部分からのドレイン・ソー
ス間の漏れ電流を最小にとどめるためには、コン
トロールゲート４−１の周囲に配されたドレイン
領域３のうちの１つの長さが該コントロールゲー
ト４−１の一辺よりも若干短かく、且つコントロ
ールゲート４−１の一辺の辺内に含まれるように
配置されることが最も好ましい。

また、シールデイングゲート４−２はコントロ
ールゲート４−１と共にチヤンネル領域に電位障
壁を形成し、また複数の画素セルを集積化した場
合の各画素セルを空乏層で相互に分離するために
設けられたものである。更にこのシールデイング
ゲート４−２は例えばコントロールゲート４−１
に飽和露光量以上の光が照射されて多量のキヤリ
アが蓄積されたときに、余剰のキヤリアを排出さ
せることによりブルーミングを防止させる機能も
有している。

上記の如き機能を達成するためにシールデイン
グゲート４−２は第４図に示すようにその間にド
レイン領域３を挟んでコントロールゲート４−１
を囲むように形成されており、更に各画素セル１
００に電気的に共通となつている。即ちこのシー
ルデイングゲート４−２は、第４図に示す例にお
いては互いに隣接する画素セル１００の間は共有
となつてコントロールゲート４−１を囲む形状に
形成されている。従つて上述の例において画素セ
ル１００の単位はシールデイングゲート４−２の
中心から相隣るシールデイングゲート４−２の中
心で囲まれた範囲となる。

次に、このようにシールデイングゲート４−２
が各画素セル１００で共通とされたときに各画素
セル１００の分離が良好に行なわれていることを
第５図及び第６図を参照して説明する。

第５図は本発明の半導体撮像装置の典型的な光
応答特性を示すもので、更に具体的には第１図に
示した構造から成る画素セルを有する半導体撮像
装置に光を照射した後、φ_S及びφ_Gを印加して出
力信号を得た場合の入射光強度と出力電圧の関係
を示している。この測定は２次元方向に相隣る３
つの画素セルについて行なつている。このグラフ
から明らかな様に、入射光強度が増すに従つて出
力電圧が大きくなつてゆき、入射光強度が
100μW／cm²程度で出力電圧が飽和する様な特性
を有していることが判る。この特性は従来の
MOS型半導体撮像装置の飽和露光量が10μW／cm²
程度であることからも明らかな如く、好ましい特
性を有している。

第６図は、第１図に示した半導体撮像装置の単
一の画素セル全域に光が照射され、且つその画素
セルに２次元方向で隣接する画素セルには光が照
射されないようにして露光を行なつた後、読出し
を行なつた場合の各画素セルの出力電圧をブロツ
トしたグラフである。この例においては、上記の
ようにして２次元方向に隣接する３つの画素セル
について行ない、それぞれの露光量は飽和露光量
に達しない程度とした。このグラフにおいて、横
軸は２次元方向に隣接する３つの画素セルの番号
を示しており、Ａは第１の画素セルに；Ｂは第２
の画素セルに；Ｃは第３の画素セルにのみ光を照
射した場合の各画素セルの出力電圧を示してい
る。このグラフから明らかな如く、本発明の半導
体撮像装置はシールデイングゲート４−２が各画
素セルに共通に設けられているが、各画素セルの
コントロールゲート４−１を囲む形状に形成され
ており、各画素セルがシールデイングゲート４−
２の空乏層で互いに分離されているから好ましい
画素セル分離を行なつている。更に、上記の実験
においては単一の画素セルの全域に露光を行なつ
ており、シールデイングゲート４−２の直下の
n^-層２にも光の照射が行なわれているが、ここ
で発生したキヤリアも隣接する画素セルのコント
ロールゲート４−１に蓄積されることがなく、シ
ールデイングゲート４−２領域に吸収されて、良
好な画素セルの分離が行なわれることが判る。

このように隣接する画素セルへ漏れ出すキヤリ
アがシールデイングゲート領域で吸収されること
によつて画素セルの分離を良好にすることができ
ることは半導体撮像装置の耐ブルーミング性を向
上させることにも役立つことが明確である。即
ち、第４図に示すようにコントロールゲート４−
１を囲むようにシールデイングゲート４−２を設
けることで、隣接画素へ強力な光が入つてフオト
キヤリアが多量に発生しても、余分のキヤリアは
シールデイングゲート４−２に吸収されるのであ
る。ちなみに、一般に半導体撮像装置においては
隣接セルへの漏れ電流値が飽和電流値の15％とな
るときの当該画素セルへの露光量を耐ブルーミン
グ性の目安としている。従来のMOS型半導体撮
像装置では飽和露光量が10μW／cm²であり、その
約20倍の露光量で隣接セルへの漏れ電流量が飽和
電流値の15％となるので、耐ブルーミング指数は
10μW／cm²×20＝200μW／cm²となる。これに対し
て本発明に用いられる画素セルの飽和露光量は前
述第５図で示すように約100μW／cm²であり、
MOS型半導体撮像装置よりも１桁大きい。然も
実験によれば、シールデイングゲート４−２がコ
ントロールゲート４−１を囲む形状となつてお
り、更に各画素セルにわたつて共通に形成されて
いるから、飽和露光量の20倍の露光量よりも遥か
に大きな露光量を与えても隣接セルに対するブル
ーミングの影響が少ないことが分つた。従つて上
記の飽和電流値の差を考慮すると本発明の半導体
撮像装置は従来のMOS型半導体装置の耐ブルー
ミング許容露光量（耐ブルーミング指数）よりも
数10倍の露光を行なつてもブルーミングによる影
響を受けないこととなる。

第７図は上記した画素を２次元に配置して２次
元半導体撮像装置を構成した場合を示す回路図で
ある。第８図において８１は信号読出し線１６選
択用の選択回路であり、パルス電圧φ_Sによつてス
イツチ用トランジスタ１１の１つを逐次選択し
て、選択された信号読出し線１６に負荷抵抗１４
を介して電源１５の電圧が印加される。８２は選
択線１３選択用の選択回路であり、パルス電圧
φ_Gが選択線に印加される。このようにして２次
元方向で画素セル１００を順次選択することによ
つて２次元画像信号を出力端子１７に出力するこ
とができる。かかる２次元半導体撮像装置におい
て、シールデイングゲートは各画素セル１００に
共通となつており、コントロールゲートと共に各
画素セル１００のチヤンネル領域に電位障壁を形
成すると共に、隣接する各画素セルを空乏層で相
互に分離してセル間の分離を良好にしている。

翻えつて、第１図乃至第７図に基いてシールデ
イングゲート４−２の機能を考慮すると、シール
デイングゲート４−２はコントロールゲート４−
１と共に各画素セル１００のチヤンネル領域に電
位障壁を形成すると共に、各画素セル１００に共
通となつてコントロールゲート４−１を囲むよう
に形成されているので、隣接する各画素セルを空
乏層で相互に分離してセル間の分離を良好にする
働きを為す。更に、このシールデイングゲート４
−２は可変コンデンサ３１を介してアースに接続
されており、更にこれと並列に可変抵抗３２及び
可変電源３３を介してアースに接続されており、
これらの値を適宜調節することにより、各画素セ
ル１００のチヤンネル領域における電位障壁のポ
テンシヤルが制御され、種々の出力特性を得るた
めにも用いられる。

第８図は各画素セルのポテンシヤル分布を模式
的に示す図である。Ａは各画素セルドレイン・ソ
ース間の；Ｂはコントロールゲート・シールデイ
ングゲートを横切る方向で真のゲート（ドレイ
ン・ソース間の電流に対して真の電位障壁となる
部分）を含む方向の；それぞれポテンシヤル分布
図であり、各図に示された番号はそれぞれ他の図
面に付されている番号に対応しており、それぞれ
の位置を表わしている。Ｐは真の障壁位置を示し
ている。（なおこの図面はドレイン電極に正の電
圧を付与した状態を示しており、且つポテンシヤ
ルを示す曲線はエネルギー状態図の一方のバンド
のみを示すものと考えられたい） この図から明らかな如く、シールデイングゲー
ト４−２に負電圧を印加する、シールデイングゲ
ート４−２に対応する領域のポテンシヤルが破線
で示す状態から実線で示す状態への変位を生じ
る。その結果、ＡのＰ領域のポテンシヤルも高く
なつて微弱な光が入射し、コントロールゲート４
−２領域にわずかなフオトキヤリアが蓄積してい
る状態ではたとえゲートパルスをコントロールゲ
ート領域に印加しても、ドレイン・ソース間には
電流の流れ難い状態が生じる。一方シールデイン
グゲート４−２に正電圧を印加すると、この逆の
現象も生じることが明らかである。

従つて、第１図乃至第４図及び第７図に示され
ている可変電源３３の電圧を変化させることによ
り入射光強度の変化に対する出力電圧の変化の度
合（即ち、入射光強度に対する出力電圧のγ）が
変化することとなる。本発明者らの実験によれ
ば、コンデンサ３１及び抵抗３２を一定の値にし
ておき、電源３３を−5Vと−2Vに切替えた時の
入射光強度と出力電圧の比；即ち〔出力電圧／入
射光強度〕が前者は0.96の値を後者が0.50の値を
示し、シールデイングゲートに印加する電圧を変
化させることにより明らかにγが変化することが
判つた。従つて第１図等に示されている可変電源
３３を調節することにより自由にγを調節するこ
とができる。

第９図及び第１０図はそれぞれ第１図乃至第４
図及び第７図に示されている可変抵抗３２及び可
変コンデンサ３１をそれぞれ変化させた場合の光
応答特性を示すグラフであり、上述の図面を参照
しながら説明する。

第９図は、コンデンサ３１，電源３３を一定の
値にしておき、抵抗３２を100Ω、1MΩ、∞と３
段階に切り換えた時の光応答特性を示し、抵抗を
増加させるに従つて、微弱光側での光応答が良く
なることが判る。従つて撮像すべき被写体の状況
に応じて抵抗３２を変化させることによつて微弱
光下から高照度下の撮像を任意に切換えて行なう
ことができる。

更に、第１０図は抵抗３２，電源３３を一定の
値にしておき、コンデンサ３１の容量を5PF、
10PF、50PF、100PFと４段階に切り換えたとき
の光応答特性を示し、容量を大きくするに従つて
ダイナミツクレンジが広がつていることが判る。
従つてコンデンサ３１の容量を調節することによ
つて任意のダイナミツクレンジを選択することが
可能となる。

これらコンデンサ３１、抵抗３２及び電源３３
の調節による上記の光応答特性の変化は、いずれ
もシールデイングゲート３２に対する外部の電気
的な手段によるシールデイングゲート領域の電位
の変化及び／又は各画素セル１００に入射した光
によつて生じるキヤリアがシールデイングゲート
に入り込んで得られたシールデイングゲート領域
の電位の変化を利用することによつて生じたもの
である。従つてこれらの可変手段は総称してシー
ルデイングゲート領域の電位を調整するためのゲ
ート電位調整手段と言うことができる。

これらのゲート電位調整手段は、上述の如く、
３種類設けておき、撮影の目的等に応じて任意に
３者を調節することも可能であるが、それぞれ単
独にあるいは任意に組合せて用いることもでき
る。例えば、可変電源３３を単独にシールデイン
グゲート４−２とアース間に接続しても良いし、
上記可変電源３３に代えて、その位置に可変コン
デンサ３１又は可変抵抗３２をそれぞれ単独に接
続してもよい。又、特定の１つ又は２つを固定の
ものにしておき、他の２つ又は１つを可変のもの
とすることもでき、任意の組合せで用いることが
できる。例えばシールデイングゲート４−２から
可変コンデンサ３１を介してアースされている配
線を除去するかあるいは該コンデンサ３１を固定
にして、シールデイングゲート４−２から可変抵
抗３２及び可変電源３３をこの順に介してアース
に接続されるようにしてもよい。更にこれらの例
において可変抵抗３２は例えばMOSトランジス
タ等の能動素子を用いることができる。ことは勿
論である。

第１１Ａ図及び第１１Ｂ図は、本発明の半導体
撮像装置をラインセンサに応用したものであり、
各画素セルのドレイン，ソース３及びシールデイ
ングゲート４−２がそれぞれ共通に接続されてお
り、コントロールゲート４−１のみが各画素セル
１００毎に電気的に独立した構造となつている。
このコントロールゲート４−１には選択回路９０
によつてコントロールゲート４−１上のコンデン
サにパルス電圧φ_Gが逐次印加されるようになつ
ている。この例においては、ラインセンサの長手
方向に沿つて、シールデイングゲート４−２をド
レインとしたMOSトランジスタT_r（９１は該ト
ランジスタのゲート電極を，９２はソースをそれ
ぞれ表わす）を設けたことも特徴であり、これが
能動素子として動作すると共に、画像信号を読出
した後にシールデイングゲート領域に残つている
キヤリアを横方向に抜きとるために用いられる。

第１２図は本発明の半導体撮像装置の１画素セ
ルの更に改案であつて、ドレイン領域３の位置を
シールデイング領域４−２との間隔W₂をコント
ロールケート領域４−１との間隔W₁に比して十
分小さくなる、即ちW₁＞W₂なる間隔に設定した
ものでコントロールゲート領域W₁によつて生じ
る空乏層を更に広げることによつて、光励起され
て発生したキヤリアを効率良くコントロールゲー
ト領域４−１に蓄積させるようにするためのもの
である。

第１３図は第１２図に示すW₁とW₂の関係を変
化させた場合の入射光強度と出力電圧との関係を
示すグラフであり、ＡはW₁−W₂＝2μｍの場合を
示しており、ＢはW₁−W₂＝1μｍの場合を示す。
このグラフからも明らかな如くドレイン領域３が
ある程度シールデイングゲート４−２に近づく
と、光励起によつて発生したキヤリアが有効にコ
ントロールゲート４−１領域に蓄積されることが
判る。

本発明に用いられる画素セルの更に他の改良案
としては、例えばシールデイングゲート形成のた
めの不純物の拡散深さあるいは不純物密度をコン
トロールゲートに対して変えたりすることも可能
であり、これらは本発明者らが出願した前記昭和
57年特許願第157693号に詳細に記載されているの
で、これらを任意に用いることができる。

以上の実施例において、ドレイン領域３及びソ
ース領域１の関係を互いに逆転させて、n⁺領域
１に電源１５から負荷抵抗１４を介して電圧を印
加してもよい。また上記の実施例において半導体
撮像装置を構成する各領域の導電型をすべて逆転
させてもよい。この場合、前述の実施例において
は選択線１３及び信号読出し線１６に加えられる
パルス電圧が正であつたが、これを共に負に代え
る必要があり、更にコントロールゲート領域４−
１に蓄積されるキヤリアも電子となる。

発明の効果 以上詳細に説明したように、本発明によれば、
ドレイン及びソース領域と、コントロールゲート
及びシールデイングゲート領域とから成る静電誘
導トランジスタで各画素セルを構成し、これを１
次元或いは２次元方向に配列したものであるか
ら、１セル１トランジスタ構造である上に高い信
号出力が得られる等の本質的特徴を有すると共
に、シールデイングゲート領域の電位を調整する
ためのゲート電位調整手段が設けられているので
任意の光応答特性を得ることができる。又、この
ゲート電位調整手段として可変抵抗、可変コンデ
ンサ、可変電源を任意に組合せて用いれば、γ
値、最適入射光強度領域及びダイナミツクレンジ
の広さ等を任意に選択して撮像を行なうことがで
きる。

【図面の簡単な説明】

第１図、第２図及び第１２図はそれぞれ本発明
の半導体撮像装置に使用する画素セルの一実施例
を示す要部素子断面図、第３図はその等価回路、
第４図はその平面図、第５図はかかる画素セルの
光出力特性を示すグラフ、第６図は１つの画素セ
ルにのみ光を照射したときの光出力特性とこの画
素セルに隣接する画素セルの出力特性を比較する
ためのグラフ、第７図は本発明の半導体撮像装置
の一実施例を示す回路図、第８図は本発明に用い
られる画素セルのポテンシヤル図、第９図及び第
１０図は種々のパラメータを動かしたときの光応
答特性を示すグラフ、第１１Ａ図及び第１１Ｂ図
は本発明の他の実施例を示す平面図及び回路図、
第１３図は上記第１２図に示した画素セルの光出
力特性を示すグラフである。 １はSiのn⁺基板、２はn^-層、３はドレイン、
４−１はコントロールゲート、４−２はシールデ
イングゲート、３１は可変容量、３２は可変抵
抗、３３は可変電源である。

Claims (1)

1. 【特許請求の範囲】 １ 高抵抗半導体から形成されたチヤンネル領域
   を介して対向する一導電型の一主電極領域及び他
   主電極領域と、該両主電極領域間に流れる電流を
   制御するために該チヤンネル領域に接して設けら
   れた他導電型の第１及び第２のゲート領域とから
   成る静電誘導トランジスタから構成されており、
   且つ前記第１のゲート領域の少なくとも一部にコ
   ンデンサが形成され、光励起によつて生じたキヤ
   リアの一方が該第１のゲート領域に蓄積されるよ
   うにした画素セルを第２のゲートを複数画素セル
   にわたつて共通して複数個配列して成る半導体撮
   像装置であつて、第２のゲート領域の電位を調整
   することにより、少なく共γ値もしくはダイナミ
   ツクレンジを含む出力特性を撮像すべき状況に応
   じて切り替えるためのゲート電位調整手段が設け
   られていることを特徴とする半導体撮像装置。 ２ 特許請求の範囲第１項記載の半導体撮像撮像
   装置において、ゲート電位調整手段は、第２のゲ
   ートに電圧を印加する可変電源であることを特徴
   とする半導体撮像装置。 ３ 特許請求の範囲第１項記載の半導体撮像装置
   において、ゲート電位調整手段は、第２のゲート
   とアース間に接続された可変抵抗であることを特
   徴とする半導体撮像装置。 ４ 特許請求の範囲第１項記載の半導体撮像装置
   において、ゲート電位調整手段は、第２のゲート
   から抵抗及び電源をこの順に介してアースに接続
   さた該抵抗及び電源のいずれか一方又は両方を可
   変にしたものであることを特徴とする半導体撮像
   装置。 ５ 特許請求の範囲第１項記載の半導体撮像装置
   において、ゲート電位調整手段は、第２のゲート
   とアース間に接続された可変容量であることを特
   徴とする半導体撮像装置。 ６ 特許請求の範囲第１項記載の半導体撮像装置
   において、ゲート電位調整手段は、第２のゲート
   とアース間に接続された可変抵抗及び可変電源
   と、該第２のゲートとアース間に接続された可変
   容量の任意の組合せから成ることを特徴とする半
   導体撮像装置。 ７ 特許請求の範囲第３項，第４項あるいは第６
   項記載の半導体撮像装置において可変抵抗が能動
   素子によつて構成されていることを特徴とする半
   導体撮像装置。