JPS59188278A - 半導体撮像装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は、半導体撮像装置、さらに詳しく言えば、静電
誘導トランジスタ（ＳＩＴ）を光検出およびスイッチン
グ素子として１つの画素セルを構成し、これを多数配列
してなる半導体撮像装置に関する。

（従来技術と問題点） 従来の半導体撮像装置のセルは、光検出用のグイオート
とスイッチング用のＭＯ３＋−ランシスタにより構成さ
れている。光検出をダイオ−１で行うために感度が低い
。

また、ＭＯＳトランジスタをスイッチング用に使用して
いることから、スイッチングに伴う雑音が光の信号よ・
りも大きくなり、この雑音の除去に複雑な回路を設ける
必要があった。そのため、従来の半導体撮像装置では感
度を確保するためにある程度の面積が必要で集積度を高
める上に限界かある。

この問題を解決するために光検出に光感度の大きい静電
誘導トランジスタを用いてゲート領域に光信号を蓄積し
、このゲート領域ポテンシャルに応じてソース・ドレイ
ン間の電流を制御して映像信号を取り出すことによって
高い信号出力の得られる半導体撮像装置が提案されてい
る。（昭和５６年特許願第２０４６５６号、昭和５７年
特許願第１５７６９３号）。

第１図（ａ）、　　（ｂ）は、従来のＳ　Ｉ　Ｔ　（Ｓ
ｔａｔｉｃ　　１ｎｄｕｃｅｄ　　Ｔｒａｎｓｉｓｔｏ
ｒ）セルを用いた半導体撮像装置における画素セルのそ
れぞれ素子平面図と素子断面図である。同図において、
１はＳｉのｎ＋基板、２は高抵抗なｎ一層（ないしは真
性半導体層）、３は高不純物密度なｎ＋領領域らなる一
方の主電極（ドレイン）、４は高不純物密度なｐ＋領領
域らなる第１のゲート（コントロールゲ−１−）、５は
高不純物密度なｐ＋領領域らなる第２のゲート（シール
ディングゲート）、６はコントロールゲート電極となる
５ｎ０２膜５　Ｂはドレイン電極、９は５ｉ０２膜、１
０はソース電極。

１１はスイッチング用のトランジスタ、φＳはその制御
信号、１２はシールディングゲート電極。

１３はφＧという読み出しパルス電圧と図示しない画素
選択回路からＳ　ｎ　Ｏ２膜６に加える選択線。

１４は負荷抵抗、１５はビデオ電圧源、１７は出力端子
、１８は光入力である。

第１図のＳＩＴセルにおいてコントロールゲートキャパ
シタ部６，９０作用を簡単に説明する。

まず光のない状態でコントロールゲート４のｐ＋領領域
フォトキャリアの蓄積がないものとする。

また図において光入力がある場合には図示されていない
遮光手段によりシールディングゲート５などには光が照
射されないものとする。

ＳＩＴを画素セルとするためにはチャンネルとなるｎ−
領域２の不純物密度は、おおよそｌＸｌ０”ｃｍ−３以
下、ゲート、ソースおよびドレイン領域の不純物密度は
おおよそｌ　ｘ　ｌ　Ｑ　１８ｃｍ−３以上とする。

ゲート電圧が０■でもドレイン・ソース間電流が流れな
いためには拡散電位のみでゲートとゲートの間、および
チャンネルがすてに空乏化するような寸法とゲート間隔
に選ばれている。コントロールゲート４やシールディン
グ５のｐ＋領域直下のデバイス厚さ方向のポテンシャル
分布は表面側（ｐ＋層側）が高電位でソース１０のｎ＋
側が低電位をもち、ゲート領域４，５とＳｌのｎ＋基板
１の間でダイオードが形成される接合となってい−る。

またドレイン３のｎ＋領域直下のデバイス厚さ方向の電
位分布はゲート３およびソース１０はビデオ電圧１５が
印加されていなければ等しく両者の領域の間のある地点
（真のゲート点と呼ぶ）で電位は、極大値をもっている
。このため、ドレイン３とソース１０間に電圧を印加し
てもドレイン電流は前記電位障壁による空乏層のひろが
りによりピンチオンされていて流れない。またビデオ電
圧源１５を印加せずにゲート制御用パルス電圧φＧを通
じてゲート電極６に印加しても流れない。もちろんφＧ
またはビデオ電圧源１５のいずれか一方を印加した状態
で光が照射されても電流は流れない。すなわちＳＩＴを
用いたセルでは光がコントロールゲート４に照射され直
下のｐ＋領領域光励起された一方の電荷としてのホール
が光量に応じて蓄積され、ビデオ電圧源１５がφＳによ
ってドレイン３．ソース１０間に印加された状態で前述
したドレイン３のｎ＋領域直下に形成される真のゲート
のポテンシャルがある値に定まる。この状態で正の一定
電圧ゲートパルスφＧがコントロールゲート電極６に入
力すると、ここにゲート電極６．酸化膜９などで形成さ
れたところのゲートキャパシタにパルスに応した電圧が
かかる。このゲートキャパシタと等価回路的には直列に
コントロールゲート４のｐ＋領領域らドレイン領域１０
に向けて形成されているダイオード接合容量（ＣＤＳ）
が接続さているから前記印加されたパルス電圧は、ゲー
トキャパシタとダイオード接合容量（ＣＤＳ）で分圧さ
れた一部が、前記ダイオードの端子電圧、したがって、
真のゲート電位を前の状態から分圧分だけ引き下げ、こ
の結果はしめてポテンシャル障壁を超えてドレイン・ソ
ース間電流が得られるわけである。

また、ドレイン・ソース間を流れる出力信号電流は、ド
レイン領域の面積に比例して流れる。

以上の動作原理かられかるように、出力信号電流を正確
に制御するには、ドレイン・ソース間のチャンネル領域
中に拡がる空乏層がすべてのドレイン・ソース間チャン
ネルにおいて、一様に拡がり、真のゲート点電位が等電
位とならなければならない。したがって、従来の画素セ
ル構成では、ドレイン・ソース間電流を効率良く制御す
るためには、コントロールゲート４の角の影響を避ける
ために、ドレインの長さＷ５をコントロールゲートの長
さＷ３よりも短くする必要がある。それ故ドレイン３領
域の面積が広くならない。

（発明の目的） 本発明はこのような半導体撮像装置をさらに改善し、同
一面積をもつ画素セルにおいて、より大きな信号出力を
得る優れた半導体撮像装置を提供することにある。

（発明の構成） 前記目的を達成するために本発明による半導体撮像装置
は、高抵抗半導体から形成されたチャンネル領域を介し
て対向する一導電型半導体領域を一主電極領域および地
主電極領域とし、この両生電極領域間に流れる電流を制
御するために、そのチャンネル領域に接して設けられた
他導電型半導体領域からなる第１および第２のゲート領
域を有する静電誘導トランジスタから構成されており、
かつ、光励起によって生じたキャリアの一方が、前記第
１のゲート領域に蓄積され、これによって前記両生電極
間の電流を制御し得るように形成された画素セルを複数
個配列してなる半導体撮像装置において、各ＳＩＴの前
記第１のゲート領域上の透明電極あるいは金属電極が前
記ゲート電極となり、ゲート制御回路の出力に接続され
ていて、前記ゲート領域と同一面側にある一主電極領域
が前記第１のゲート領域を囲むように形成され、がつ前
記第１のゲート領域と前記第２のゲート領域の間隔が、
前記−主電極領域を挟んだ全領域において等間隔にして
構成されている。

（発明の実施例） 以下図面等を参照して本発明をさらに詳しく説明する。

第２図は（ａ）、　　（ｂ）は、本発明の半導体撮像装
置に使用する画素セルの実施例を示す。それぞれ素子平
面図と断面図である。この画素セルは、第２図（ａ）に
示しであるように、コントロールゲート４とシールディ
ングゲート５の間隔が全周にわたって等しくなるように
配置しである。したがって、本発明によるコントロール
ゲート、シールディングゲート、ドレインのように曲率
をもたせて配置することにより全チャンネル領域におけ
る空乏層の拡がりを均一にし、真のゲート点電位を等電
位にすることができ、効率よく出力信号電流を制御する
ことができる。また、ドレイン３領域の面積の増大が得
られ、出力信号電流が大きく増加する。

例えば、Ｗ、＝Ｗ２　＝３０μｍ画素セルにおいてコン
トロールゲートＷ３　＝　１５μｍ角、ドレイン長さＷ
５　＝　１０　ｐｍ、　　ドレイン幅Ｗ４＝２．５．ｃ
＋ｍを有する従来の画素セル構成に比べて、本発明によ
る同一面積画素セルＷ、＝Ｗ２　＝３０μｍを有する構
造において、ドレイン幅Ｗ４＝２．５μｍと同じにした
時、信号出力電流は、従来のものに対し、２００％も増
加した。

第３図は第２図に示した本発明の半導体撮像装置の画素
セルの等価回路である。同図において光入力１８により
コントロールゲート領域７にフォトホールの蓄積が行わ
れ、トランジスタ１１のヘース（ないしはゲート）にφ
Ｓというパルス電圧が加わり、さらにφＧが印加される
と、前述したように光入力１８に応じたドレイン電流が
生じ光出力信号がビデオライン１７より得られる。光入
力１８の強弱によって出力端子１７の光出力は変化し、
グイナミソクレンジが大きいという特性が得られ、光増
幅率は１０３と従来のバイポーラトランジスタよりも１
桁以上高感度である。ゲートキャパシタＣは前述のパル
ス信号伝達の役割の他に直流カットしてフォトキャリア
の蓄積を行う。

シールディングゲート５はコントロールケート７と共同
してドレイン直下のｎ一層に形成されるチャンネルを制
御すると共に複数の画素セルを集積化した場合に各画素
セルを空乏層で分離する役目をしている。

第４図は本発明に係る半導体撮像装置の１実施例を示す
セルマトリックス要部平面図である。同図ニオイて、４
−１は受光部としてのコントロールゲート領域、３はド
レイン領域、４−２および５はシールディングゲート領
域、１３ばゲート制御パルス印加用のリード線、１６は
ビデオ信号ラインである。

第５図は第４図に示した平面形状の半導体撮像装置の要
部電気回路図である。同図において３０は本発明のフォ
トセルをマトリックスにしたもの、シールディングゲー
トは電源３５．抵抗３６．コンデンサ３７によって接地
もしくは、適当な逆バイアス電位に固定される。１１は
ビデオライン選択用のスイッチングトランジスタ、１２
はビデオライン選択パルスφＳを与えるビデオライン選
択回路、１４ば負荷抵抗、１５はビデオ電圧源、Ｉ８は
光入力である。

以−ヒの実施例においては、ｎチャンネルで説明したが
、もちろんｎチャンネルでも良いことは明らかである。

また、前記実施例では、すべてゲート側のｎ＋層３側に
ビデオ電圧源を印加し、ｎ＋基板ｌ側を接地した構成で
説明したか、逆にｎ″基板１例の電極１０にビデオ電源
を印加し、ゲー１−　（Ｆ、ｌＩのｎ＋層３を接地ずろ
逆動作とし２てもよい。

また、ナヤンネル領域か逆導電型のＳ　ｉ　Ｔで構成し
てもよい。

（発明の効果） 以上説明したように、本発明によれば、１−レインない
しはソース領域とコントロールゲートおよびシールティ
ングゲートからなる静電誘導トランジスタで各画素セル
を構成し、これを複＠１次元あるいは２次元方向に配列
したものであり、ｌセル１１〜ランジスタ構造である上
に光増幅作用か大きく低雑音で、また、高速動作か可能
であるという本質的特徴を有する。また、第１のゲート
領域をトレイン領域で囲むことにより、より大きな出力
信号が得られ、それ故、同し出力信号電流を得るのに、
より小さな面積の画素セルで十分となり、高簗積化が可
能となって、より高解像度、小型な優れた静電誘導トラ
ンジスタ画素セルからなる半導体撮像装置か実現できる
。

【図面の簡単な説明】

第１図（ａ）、　　（ｂ）はそれぞれ、従来の画素セル
の素子平面図および断面図、第２図（ａ）。 （ｂ）はそれぞれ本発明に使用する画素セルの実施例を
示す要素素子平面図および断面図、第３図は第２図の等
価回路図、第４図は本発明のセル要部の平面図、第５図
は本発明の画素セルを２次元マトリックスに配した撮像
装置の要部電気回路図である。 ］−３ｉＬｙ）ｎ＋基板　　　　　２−＝　ｎ一層３・
・・ドレイン ４・・・コントロールゲー（− ５・・・シールディングゲート 特許出願人　浜松ボトニクス株式会社 代理人　弁理士　　井　）　ロ　　壽 第１図 （８） 才１図 （ｂ） ８ 才２図 （ａ ｙｒ２図 （ｂ） ８ 第３図 第４図 才５図

Claims (1)

【特許請求の範囲】
1. 高抵抗半導体から形成されたチャンネル領域を介して対
   向する一導電型の一生電極領域および地主電極領域を前
   記両生電極領域間に流れる電流を制御するために、前記
   チャンネル領域に接して設けられた他導電型の第１およ
   び第２のゲート領域とからなる静電誘導トランジスタか
   ら構成されており、かつ前記第１のゲート領域の少なく
   とも一部にコンデンサを介して透明電極が形成されてお
   り、光励起によって生じた電子正孔対の一方が前記第１
   のゲート領域に蓄積され、これによって前記両生電極領
   域間の電流を制御し得るように形成された画素セルを複
   数個配列してなる半導体撮像装置において、前記ゲート
   領域と同一面側にある一生電極領域が、前記第１のゲー
   ト領域を囲むように形成され、かつ、前記第１のゲート
   領域と前記第２のゲート領域の間隔が、前記−生電極領
   域を挟んだ全領域において等間隔に構成したことを特徴
   とする半導体撮像装置。