JPH0444469B2 - - Google Patents

Description

【発明の詳細な説明】 （発明の技術分野） 本発明は半導体撮像装置に関するものであり、
さらに詳しく言えば、静電誘導トランジスタを光
検出およびスイツチング素子として１つの画素セ
ルを構成し、これを多数配列して成る半導体撮像
装置に関するものである。

（従来技術と問題点） 従来の半導体撮像装置は光検出用のダイオード
とスイツチ用のMOSトランジスタによりひとつ
のセルが構成されていて、光検出をダイオードで
行うために感度が悪いという欠点を有している。
また、MOSトランジスタをスイツチング用に使
用していることから、スイツチングに伴う雑音が
光の信号よりも大きく雑音を除去するために複雑
な回路を設ける必要があつた。

したがつて、この種の従来の半導体撮像装置
は、感度の点から集積度を高める上に限界があ
る。

特願昭56−204656号および特願昭57−157693号
に係る発明は、前記問題を解決するために提案さ
れたものである。

これ等の発明に係る半導体撮像装置は、光検出
に光感度の大きい静電誘導（SIT）トランジスタ
を用いてゲート領域に光信号を蓄積し、このゲー
ト領域のポテンシヤルに応じてソース・ドレイン
間の電流を制御して映像信号を取り出すことによ
つて高い信号出力を得るように構成されている。

（発明の目的） 本発明の目的は、前記半導体撮像装置の長波長
側の感度を極端に減少させ、半導体基板の表、裏
どちらの側からも光入射を可能にした改良された
半導体撮像装置を提供することにある。

（発明の構成および作用の説明） 前記目的を達成するために、本発明による半導
体撮像装置は、高抵抗半導体から形成されたチヤ
ンネル領域を介して対向する一導電型の一主電極
領域および金属または金属酸化物からなる他主電
極領域と、前記両主電極領域間に流れる電流を制
御するために、前記チヤンネル領域に接して設け
られた他導電型のコントロールゲート領域とから
なる静電誘導トランジスタから構成されており、
かつコントロールゲート領域の少なくとも一部に
コンデンサを介して透明電極または金属電極が形
成されており光励起によつて生じた電子正孔対の
一方がコントロールゲート領域に蓄積され、これ
によつて前記両主電極間の電流を制御し得るよう
に形成された画素セルを複数個配列して成る半導
体撮像装置において、画素セルを形成した半導体
基板の光入射部となる半導体基板部分の厚みを薄
くして構成されている。

前記構成により、前記コントロールゲート領域
上の透明電極または金属電極が前記ゲート電極と
なり、このゲート電極側またはその反対側から入
射した電磁波に対し、光入射部となる半導体基板
部分の厚みを薄くしてあるので、任意の長波長側
の感度をカツトすることができる。

また前記ゲート電極側とは反対側基板に金属ま
たは金属酸化物を形成することにより、前記ゲー
ト電極とは反対側から入射した光に対する感度を
向上させることができる。

（実施例の説明） 以下本発明による半導体撮像装置をすでに提案
されている構造と対比してさらに詳しく説明す
る。第１図は前記従来の半導体撮像装置の画素セ
ルの構成を示す断面図である。

同図において、１はSiのn⁺基板、２は高抵抗な
n^-層（ないしは真性半導体層）を示す。

一方の主電極（ドレイン）３は高い不純物密度
のn⁺領域から形成されている。

第１のゲート（コントロールゲート）４は高い
不純物密度のp⁺領域から形成され、第２のゲー
ト（シールデイングゲート）５は高い不純物密度
のp⁺領域から形成されている。

６はコントロールゲート領域となるSnO₂膜、
８はドレイン電極、９はSiO₂膜、１０はソース
電極、１２はシールデイングゲート電極である。
スイツチング用のトランジスタ１１のベースには
制御信号φSが接続されており、スイツチング用
のトランジスタ１１のコレクタは負荷抵抗１４を
介してビデオ電源１５に接続されており、出力は
端子１７から取り出される。

選択線１３はφGという読み出しパルス電圧を
図示しない画素選択回路からSnO₂膜６に印加す
る。光入力１８は図中矢印の示す方向から入力さ
れる。

第１図のSITセルにおけるコントロールゲート
キヤパシタ部６，９の作用を簡単に説明する。

光のない状態で、コントロールゲート４のp⁺
領域にフオトキヤリアの蓄積がないものとする。

また、図において、光入力がある場合には、図
示されていない遮光手段によりシールデイングゲ
ート５などには、光が照射されないものとする。

SITを画素セルとするために、チヤンネルとな
るn^-領域２の不純物密度は、おおよそ１×10¹⁶cm
^-3以下、ゲート、ソースおよびドレイン領域の不
純物密度はおおよそ１×10¹⁸cm^-3以上とする。

ゲート電圧が0Vでもドレイン・ソース間電流
が流れないためには、拡散電位のみで、ゲートと
ゲート間、およびチヤンネが既に空乏化するよう
な寸法とゲート間隔に選ばれている。

コントロールゲート４やシールデイングゲート
５のp⁺領域直下のデバイス厚み方向のポテンシ
ヤル分布は表面側（p⁺層側）が高電位でソース
１０のn⁺側が低電位をもち、ゲート領域４，５
とSiのn⁺基板１の間でダイオードが形成される接
合となつている。またドレイン３のn⁺領域直下
のデバイス厚さ方向の電位分布は、ドレイン３お
よびソース１０はビデオ電圧１５が印加されてい
なければ等しく両者の領域の間のある地点（真の
ゲート点と呼ぶ）で電位は、極大値をもつてい
る。このため、ドレイン３とソース１０間に電圧
を印加してもドレイン電流は上記障壁により空乏
層のひろがりによりピンチオフされていて流れな
い。また、電源１５を印加せずにゲーート制御用
パルス電圧φGを１３を通じてゲート電極６に印
加しても流れない。もちろん、φGまたはビデオ
電源１５のいずれか一方を印加した状態で光が照
射されても電流は流れない。

すなわちSITを用いたセでは光がコントロール
ゲート４に照射され直下のp⁺領域に光励起され
た一方の電荷としてのホールが光量に応じて蓄積
されビデオ電圧電源１５がφSによつてドレイン
３、ソース１０間に印加された状態で前述したド
レイン３のn⁺領域直下に形成される真のゲート
ポテンシヤルがある値に定まる。この状態で、正
の一定電圧ゲートパルスφSが、コントロールゲ
ート電極６に入力すると、ここにゲート電極６、
酸化膜９などで形成されたところのゲートキヤパ
シタにパルスに応じた電圧がかかり、さらにこの
ゲートキヤパシタと等価回路的には直列にコント
ロールゲート領域４からドレイン領域１０に向け
て形成されているダイオード（Ｃ DS）が接続
されているから、前記印加されたパルス電圧は、
ゲートキヤパシタとダイオード接合容量（Ｃ
DS）で分圧された一部が、前記ダイオードの端
子電圧、したがつて真のゲート電位を前の状態か
ら分圧分だけ引き下げ、この結果、はじめてポテ
ンシヤル障壁をこえてドレイン・ソース間電流が
得られるわけである。

前述の素子構造で、高不純物濃度領域n⁺基板
と低不純物濃度n^-領域からなる厚みを持つため
に、素子表面から深く入つた光に対し、すなわち
長波長側の感度をカツトすることができない。

さらに、ゲート電極と反対側から光を入射させ
たときの光感度は著しく小さい。

例えばSiのn⁺基板200μm、高抵抗n^-層の厚みを
6μmとすると長波長側の感度が1.2μm付近にまで
達する。ここで感度限界は、ピーク感度に対して
１／１００の感度までとする。

なお、シールデイングゲート５は、画素間の信
号分離を良くするために設けたものである。よつ
て、ドレイン３を２つのコントロールゲート４で
挟むように構成すれば、必ずしもシールデイング
ゲート５を必要としない。

第２図は、本発明による半導体撮像装置を構成
する画素セルの実施例を示す断面図である。

同図において４０はSiの高抵抗n^-基板である。
この半導体撮像装置の特徴は光入射部に相当する
領域の基板領域の厚さl₁を薄くしたことである。
前述したように、基板の厚みが200μm、高抵抗n^-
層厚みが6μm程度であると、不必要な長波長側感
度をカツトするためには、光入射部に相当する領
域の基板厚さl₁を薄くすることにより、長波長感
度を所望の波長に対してカツトすることができ
る。

例えば、基板厚さl₁を10μmにすることにより
長波長の感度1μm付近でカツトすることができ
る。

このような基板厚さl₁を薄くした構造を有する
素子を作成する方法について述べる。

まずゲート電極側の各領域を形成する。そし
て、ゲート電極と反対側の高抵抗基板を、選択エ
ツジツグ技術により除去し、ソース１０を形成す
る。このような素子構造にすると、従来の静電誘
導トランジスタを製造する時に用いられた高抵抗
エピタキシヤル層形成の工程が不要となり、製造
工程を簡単化することができる。

第３図は第２図に示した本発明の半導体撮像装
置の画素セルの等価回路である。

同図において、光入力１８によりコントロール
ゲート領域４にホトホールの蓄積が行われ、トラ
ンジスタ１１のベース（ないしはゲート）にφS
というパルス電圧が加わり、さらにφGが印加さ
れると前述したように光入力１８に応じたドレイ
ン電流が生じ光出力信号がビデオライン１７より
得られる。

光入力１８の強弱によつて出力端子１７の光出
力は変化する。

このダイナミツクレンジは大きく光増幅率は
10³と、従来のバイポーラトランジスタよりも１
桁以上高感度である。

ゲートキヤパシタＣは前述のパルス信号伝達の
役割の他に直流分をカツトしてフオトキヤリアの
蓄積を行う。

シールデイングゲート５は、コントロールゲー
ト４と共同してドレイン３直下のn^-層に形成さ
れるチヤンネルを制御すると共に複数の画素セル
を集積化した場合に各画素セルを空乏層で分離す
る役目をしている。

第４図は、本発明にかかる半導体撮像装置の一
実施例を示すセルマトリツクス要部の平面図であ
る。

図において、４−１は、受光部としてのコント
ロールゲート領域、３はドレイン領域、４−２お
よび５はシールデイングゲート領域、１３はゲー
ト制御パルス印加用のリード線、１６はビデオ信
号ラインである。

第５図は、第４図に示した平面形状の半導体撮
像装置の要部の電気回路図である。同図において
３０は、本発明のフオトセルをマトリツクスにし
たもの、シールデイングゲートは、電源３５、抵
抗３６、コンデンサ３７によつて接地もしく、適
当な逆バイアス電位に固定される。１１はビデオ
選択用のスイツチングトランジスタ、１２はビデ
オライン選択パルスφSを与えるビデオ選択回路、
１４は負荷抵抗、１５はビデオ電圧源、１８は光
入力である。

以上の実施例においては、ｎチヤンネルで説明
したが、もちろんｐチヤンネルでも良いことは明
らかである。また、前記実施例では、すべてゲー
ト側のn⁺層３側にビデオ電圧源を印加し、n⁺基
板１側を接地した構成で説明したが、逆にn⁺基
板１側の電極１０にビデオ電源を印加し、ゲート
側のn⁺層３を接地する逆動作としてもよい。ま
た、チヤンネル領域を逆導電型のSITで構成して
もよい。

（発明の効果） 以上説明したように、本発明による半導体撮像
装置は、ドレインないしは、ソース領域とコント
ロールゲートおよびシーデイングゲートから成る
静電誘導トランジスタで各画素セルを構成し、こ
れを複数１次元あるいは２次元方向に配列したも
のである。１セル１トランジスタ構造であり光増
幅作用が大きく、低雑音なので装置の小型化、高
集積化を図ることができる。

また、本発明による半導体撮像装置は、高速動
作が可能であるという本質的特徴をもつている。

本発明による半導体撮像装置は、光入射部に相
当する領域の基板の厚さを薄くできるので、任意
の長波長領域において光感度をカツトすることが
できる。

またこの基板の厚さを薄くすることにより、ゲ
ート電極と反対側から入射した光に対しても、そ
の反対側から入射した場合に比べて同程度の光感
度特性を示す。

【図面の簡単な説明】

第１図は、従来の画素セルの素子断面図、第２
図は、本発明に使用する画素セルの実施例を示す
要素素子断面図、第３図は、第２図の等価回路
図、第４図は、本発明のセル要部の平面図、第５
図は、本発明の画素セルを２次元マトリツクスに
配した撮像装置の要部電気回路図である。 １…シリコンのn⁺基板、２…n^-層、３…ドレ
イン、４…コントロールゲート、５…シールデイ
ングゲート、６…SnO₂膜、８…ドレイン電極、
９…SiO₂膜、１０…ソース電極、１１…スイツ
チング用のトランジスタ、１２…シールデイング
ゲート電極、１３…選択線、１４…負荷抵抗、１
５…ビデオ電源、１７…出力端子、４０…シリコ
ンの高抵抗n^-基板。

Claims (1)

【特許請求の範囲】
1. １ 高抵抗半導体から形成されたチヤンネル領域
   を介して対向する一導電型の一主電極領域および
   金属または金属酸化物からなる他主電極領域と、
   前記両主電極領域間に流れる電流を制御するため
   に、前記チヤンネル領域に接して設けられた他導
   電型のコントロールゲート領域とからなる静電誘
   導トランジスタから構成されており、かつコント
   ロールゲート領域の少なくとも一部にコンデンサ
   を介して透明電極または金属電極が形成されてお
   り光励起によつて生じた電子正孔対の一方がコン
   トロールゲート領域に蓄積され、これによつて前
   記両主電極間の電流を制御し得るように形成され
   た画素セルを複数個配列して成る半導体撮像装置
   において、画素セルを形成した半導体基板の光入
   射部となる半導体基板部分の厚みを薄くして構成
   したことを特徴とする半導体撮像装置。