JPH0444468B2 - - Google Patents

Description

【発明の詳細な説明】 （発明の技術分野） 本発明は半導体撮像装置に関するものであり、
さらに詳しく言えば、静電誘導トランジスタを光
検出およびスイツチング素子として、１つの画素
セルを構成し、これを多数配列して成る半導体撮
像装置に関するものである。

（従来技術の説明） 従来の半導体撮像装置は光検出用のダイオード
とスイツチ用のMOSトランジスタによりひとつ
のセルが構成されていて、光検出をダイオードで
行うために感度が悪いという欠点を有している。
また、MOSトランジスタをスイツチング用に使
用していることから、スイツチングに伴う雑音で
ある欠点も有している。したがつて、かかる従来
の半導体撮像装置では感度の点から集積度を高め
る上に限界がある。

特願昭56−204656号および特願昭57−157693号
に係る発明は、前記問題を解決するために提案さ
れたものである。

これらの発明に係る半導体撮像装置は、光検出
に光感度の大きい静電誘導（SIT）トランジスタ
を用いてゲート領域に光信号を蓄積し、このゲー
ト領域のポテンシヤルに応じてソース・ドレイン
間の電流を制御して映像信号を取り出すことによ
り、高い信号出力を得るように構成されている。

（発明の目的） 本発明の目的は、前記半導体撮像装置の長波長
側の感度を極端に減少させることができる改良さ
れた半導体撮像装置を提供することにある。

（発明の構成および作用） 前記目的を達成するために、本発明による半導
体撮像装置は、高抵抗半導体から形成されたチヤ
ンネル領域を介して設けられた対向する一導電型
の一主電極領域および他主電極領域と、前記両主
電極領域間に流れる電流を制御するために前記チ
ヤンネル領域に接して設けられた他導電型のコン
トロールゲート領域とからなる静電誘導トランジ
スタから成り、前記コントロールゲート領域の少
なくとも一部にコンデンサを介して透明電極が形
成されており、光励起によつて生じた電子正孔対
の一方がコントロールゲート領域に蓄積され、こ
れによつて前記両主電極間の電流を制御し得るよ
うに形成された画素セルを複数個配列して成る半
導体撮像装置において、コントロールゲート領域
の真下の前記高抵抗半導体領域内下側に絶縁膜を
形成して構成されている。

前記構成により各セルの前記コントロールゲー
ト領域上の透明電極をゲート電極とし、このゲー
ト電極側から入射した電磁波に対し、前記コント
ロールゲート領域の真下の高抵抗層領域内下側に
形成された絶縁層が高抵抗層領域が、長波長側の
感度をカツトするように作用する。

（実施例の説明） 以下本発明による半導体撮像装置をすでに提案
されている構造と対比してさらに詳しく説明す
る。

第１図は前記従来の半導体撮像装置の画素セル
の構成を示す断面図である。

同図において、１はSiのn⁺基板、２は高抵抗な
n^-層（ないしは真性半導体層）を示す。

一方の主電極（ドレイン）３は高不純物密度な
n⁺領域から形成されている。

第１のゲート（コントロールゲート）４は高不
純物密度なp⁺領域から形成され、第２のゲート
（シールデイングゲート）５は高不純物密度なp⁺
領域から形成されている。

６はコントロールゲート領域となるSnO₂膜、
８はドレイン電極、９はSiO₂膜、１０はソース
電極、１２はシールデイングゲート電極である。
スイツチング用のトランジスタ１１のベースには
制御信号φSが接続されている。スイツチング用
のトランジスタ１１のコレクタは負荷抵抗１４を
介してビデオ電源１５に接続されており、出力は
端子１７から取り出される。

選択線１３はφGという読み出しパルス電圧を
図示しない画素選択回路からSnO₂膜６に印加す
る。光入力１８は図中矢印の示す方向から入力さ
れる。

第１図のSITセルにおいて、コントロールゲー
トキヤパシタ部６，９の作用を簡単に説明する。
光のない状態で、コントロールゲート４のp⁺領
域にフオトキヤリアの蓄積がないものとする。ま
た、図において、光入力がある場合には、図示さ
れていない遮光手段によりシールデイングゲート
５などには、光が照射されないものとする。

SITセルを画素セルとするために、チヤンネル
となるn^-領域２の不純物密度は、おおよそ１×
10¹⁶cm^-3以下、ゲート、ソースおよびドレイン領
域の不純物密度は、おおよそ１×10¹⁸cm^-3以上と
する。

ゲート電圧が0Vでもドレイン・ソース間電流
が流れないためには、拡散電位のみで、ゲートと
ゲート間、およびチヤンネルが既に空乏化するよ
うな寸法とゲート間隔に選ばれている。

コントロールゲート４やシールデイングゲート
５のp⁺領域直下のデバイス厚み方向のポテンシ
ヤル分布は表面側（p⁺層側）が高電位でソース
１０のn⁺側が低電位をもち、ゲート領域４，５
とSiのn⁺基板１の間でダイオードが形成される接
合となつている。またドレイン３のn⁺領域直下
のデバイス厚さ方向の電位分布は、ドレイン３お
よびソース１０はビデオ電圧１５が印加されてい
なければ等しく両者の領域の間のある地点（真の
ゲート点と呼ぶ）で電位は、極大値をもつてい
る。このため、ドレイン３とゲート１０間に電圧
を印加してもドレイン電流は上記障壁により空乏
層の拡がりによりピンチオフされていて流れな
い。また、電源１５を印加せずにゲート制御用パ
ルス電圧φGを１３を通じてゲート電極６に印加
しても流れない。もちろん、φGまたはビデオ電
源１５のいずれか一方を印加した状態で光が照射
されても電流は流れない。

すなわちSITを用いたセルでは光がコントロー
ルゲート４に照射され直下のp⁺領域に光励起さ
れた一方の電荷としてのホールが光量に応じて蓄
積されビデオ電圧電源１５がφSによつてドレイ
ン３、ソース１０間に印加された状態で前述した
ドレイン３のn⁺領域直下に形成される真のゲー
トポテンシヤルがある値に定まる。この状態で、
正の一定電圧ゲートパルスφSが、コントロール
ゲート電極６に入力すると、ここにゲート電極６
０、酸化膜９などで形成されたところのゲートキ
ヤパシタにパルスに応じた電圧がかかり、さらに
このゲートキヤパシタと等価回路的には直列にコ
ントロールゲート領域４からドレイン領域１０に
向けて形成されているダイオード（C_DS）が接続
されているから、前記印加されたパルス電圧は、
ゲートキヤパシタとダイオード接合容量（C_DS）
で分圧された一部が、前記ダイオードの端子電
圧、したがつて真のゲート電位を前の状態から分
圧分だけ引き下げ、この結果、はじめてポテンシ
ヤル障壁をこえてドレイン・ソース間電流が得ら
れるわけである。

前述の素子構造において、トランジスタとして
の電圧増幅率を１以上に保つためには、高抵抗
n^-層の厚みをコントロールゲート４の深さに比
べて余り薄くすることはできない。

それ故に、素子表面から深く入つた光の長波長
側の光の感度をカツトすることができない。例え
ば、ドレイン３の深さ0.1〜0.2μm、コントロール
ゲート４、シールデイングゲート５の深さ各2μm
コントロールゲート４とシールデイングゲート５
の間隔を3μmとすると、電圧増幅率４を得るため
には、高抵抗n^-層の厚みを6μmにする必要があ
る。したがつて、高抵抗n^-層２の厚みが6μmであ
るため、長波長側の感度が1μm付近にまで達す
る。ここで感度限界は、ピーク感度に対して1/10
０の感度までとする。Si半導体を利用する光検出
装置においてこの長波長側の感度の過度の残存が
問題になる。

例えば500nano ｍから800nano ｍ間の波長
を検出したいときに、800nano ｍ以上は背景光
成分となるわけであるが、Si半導体の場合
800nano ｍから1000nano ｍ付近の感度が最大
となり、大きい雑音成分を拾い込むことになる。
そのため通常フイルターを用いるなどの対策が用
いられている。また長い波長を持つ光は奥深く侵
入したところでキヤリアを発生させる。この内部
の深い部分で発生したキヤリアを信号として取り
出すためには時間がかかるので高速度で変化する
光の測定には不適当である。

なお、シールデイングゲート５は、画素間の信
号分離を良くするために設けたものである。よつ
て、ドレイン３を２つのコントロールゲート４で
挟むように構成すれば、必ずしもシールデイング
ゲート５を必要としない。

第２図は、本発明の半導体撮像装置に使用する
画素セルの実施例を示す要素素子断面図である。
この半導体撮像装置の画素セルは、コントロール
ゲート４の真下、高抵抗n^-層２中にさらに他の
絶縁層９０を形成したものである。

前述したように、ドレイン３の深さ0.1〜
0.2μm、コントロールゲート４、シールデイング
ゲート５の間隔を3μmとする時、電圧増幅率４を
得るためには、高抵抗n^-層の厚みが6μm程度必要
である。

この電圧増幅率を減少させず、かつ前述したよ
うなソース・ドレイン間の電流の流れを何ら損な
うことなく、長波長側感度をカツトするために、
コントロールゲート４の真下、高抵抗n^-層２中
に絶縁層９０を形成する。

そして、コントロールゲート４と絶縁層９０の
間隔l₅を調整することにより、長波長側感度を所
望の波長に対してカツトすることができる。

例えば、ドレイン３の深さ0.1〜0.2μm、コント
ロールゲート４、シールデイングゲート５の間隔
を3μmとする時、絶縁層９０を形成し、間隔l₅を
2μmとすることにより、800nano ｍ付近でカツ
トすることができる。

このような絶縁層９０を有する素子構造を作成
するには、n⁺基板１上に絶縁層を形成（酸化技
術、CVD技術）し、所望の大きさに光露光技術
とエツチング技術により加工し、その後、選択エ
ピタキシヤル技術、アニール技術を用いることに
より作成することができる。

第３図は、第２図に示した本発明の半導体撮像
装置の画素セルの等価回路である。

同図において、光入力１８によりコントロール
ゲート領域４にフオトホールの蓄積が行われ、ト
ランジスタ１１のベース（ないしはゲート）に
φSというパルス電圧が加わり、さらにφGが印加
されると前述したように光入力１８に応じたドレ
イン電流が生じ光出力信号がビデオライン１７よ
り得られる。

光入力１８の強弱によつて出力端子１７の光出
力は変化させられる。

このダイナミツクレンジは大きく、光増幅率は
10³と、従来のバイポーラトランジスタよりも１
桁以上高感度である。

ゲートキヤパシタＣは前述のパルス信号伝達の
役割の他に直流分をカツトしてフオトキヤリアの
蓄積を行う。シールデイングゲート５は、コント
ロールゲート４と共同してドレイン３直下のn^-
層に形成されるチヤンネルを制御すると共に複数
の画素セルを集積化した場合に各画素セルを空乏
層で分離する役目をしている。

第４図は、本発明にかかる半導体撮像装置の一
実施例を示すセルマトリツクスの要部の平面図で
ある。同図において、４−１は、受光部としての
コントロールゲート領域、３はドレイン領域、４
−２および５はシールデイングゲート領域、１３
はゲート制御パルス印加用のリード線、１６はビ
デオ信号ラインである。

第５図は、第４図に示した平面形状の半導体撮
像装置の要部の電気回路図である。同図において
３０は、本発明のフオトセルをマトリツクスにし
たもの、シールデイングゲートは、電源３５、抵
抗３６、コンデンサ３７によつて接地もしく、適
当な逆バイアス電位に固定される。

１１はビデオ選択用のスイツチングトランジス
タ、１２はビデオライン選択パルスφSを与える
ビデオ選択回路、１４は負荷抵抗、１５はビデオ
電圧源、１８は光入力である。

以上の実施例においては、ｎチヤンネルで説明
したが、もちろんｐチヤンネルでも良いことは明
らかである。

また、前記実施例では、すべてゲート側のn⁺
層３側にビデオ電圧源を印加し、n⁺基板１側を
接地した構成で説明したが、逆にn⁺基板１側の
電極１０にビデオ電源を印加し、ゲート側のn⁺
層３を接地する逆動作としてもよい。

また、チヤンネル領域を逆導電型のSITで構成
しもよい。

（発明の効果） 以上説明したように、本発明による半導体撮像
装置は、ドレインないしは、ソース領域とコント
ロールゲートおよびシールデイングゲートから成
る静電誘導トランジスタで各画素セルを構成し、
これを複数１次元あるいは２次元方向に配列した
ものである。１セル１トランジスタ構造であり光
増幅作用が大きく、低雑音なので装置の小型化、
高集積化を図ることができる。

また、本発明による半導体撮像装置は、高速動
作が可能であるという本質的特徴をもつている。

本発明による半導体撮像装置は、コントロール
ゲート領域の真下、高抵抗n^-層中に絶縁層を形
成し、コントロールゲート領域と絶縁層の間隔を
調整できるので、任意の長波長領域において光感
度をカツトすることができる。

かつ、長波長領域がカツトできることから、素
子の内部、奥深くで光励起された時定数の長いキ
ヤリアもカツトすることができ優れた静電誘導ト
ランジスタ画素セルからなる半導体撮像装置が実
現できる。

【図面の簡単な説明】

第１図は従来の画素セルの構造を示す素子断面
図である。第２図は本発明の装置の画素セルの実
施例を示す要素素子断面図である。第３図は第２
図に示した画素セルの等価回路図である。第４図
は本発明のセル要部の平面図である。第５図は、
本発明の画素セルを２次元マトリツクスに配した
撮像装置の回路図である。 １…シリコンのn⁺基板、２…n^-層、３…ドレ
イン、４…コントロールゲート、５…シールデイ
ングゲート、６…SnO₂膜、８…ドレイン電極、
９…SiO₂膜、１０…ソース電極、１１…スイツ
チング用のトランジスタ、１２…シールデイング
ゲート電極、１３…選択線、１４…負荷抵抗、１
５…ビデオ電源、１７…出力端子、９０…高抵抗
層内下側に形成された抵抗層。

Claims (1)

【特許請求の範囲】
1. １ 高抵抗半導体から形成されたチヤンネル領域
   を介して設けられた対向する一導電型の一主電極
   領域および他主電極領域と、前記両主電極領域間
   に流れる電流を制御するために前記チヤンネル領
   域に接して設けられた他導電型のコントロールゲ
   ート領域とからなる静電誘導トランジスタから成
   り、前記コントロールゲート領域の少なくとも一
   部にコンデンサを介して透明電極が形成されてお
   り、光励起によつて生じた電子正孔対の一方がコ
   ントロールゲート領域に蓄積され、これによつて
   前記両主電極間の電流を制御し得るように形成さ
   れた画素セルを複数個配列して成る半導体撮像装
   置において、コントロールゲート領域の真下の前
   記高抵抗半導体領域内下側に絶縁膜を形成して構
   成したことを特徴とする半導体撮像装置。