JPS621257B2 - - Google Patents
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- JPS621257B2 JPS621257B2 JP53104032A JP10403278A JPS621257B2 JP S621257 B2 JPS621257 B2 JP S621257B2 JP 53104032 A JP53104032 A JP 53104032A JP 10403278 A JP10403278 A JP 10403278A JP S621257 B2 JPS621257 B2 JP S621257B2
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- Japan
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- semiconductor
- phototransistor
- gate
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- Prior art date
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Links
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Landscapes
- Transforming Light Signals Into Electric Signals (AREA)
- Solid State Image Pick-Up Elements (AREA)
Description
【発明の詳細な説明】
本発明は半導体イメージセンサに関し、特に真
空、高電圧を必要としない全固体化された半導体
イメージセンサであつて、一画素の構成は内部に
光増幅機能を有する電界効果型もしくは静電誘導
型ホトトランジスタとそのゲートに集積化された
絶縁ゲート型電界効果トランジスタからなり高速
に光電変換を行なうことを特徴とする半導体イメ
ージセンサに関する。
空、高電圧を必要としない全固体化された半導体
イメージセンサであつて、一画素の構成は内部に
光増幅機能を有する電界効果型もしくは静電誘導
型ホトトランジスタとそのゲートに集積化された
絶縁ゲート型電界効果トランジスタからなり高速
に光電変換を行なうことを特徴とする半導体イメ
ージセンサに関する。
真空、高電圧を必要としない半導体イメージセ
ンサとしては、CCD型とMOS型のものが知られ
ている。両者は光によつて電離したキヤリアを蓄
積領域に貯め、蓄積された電荷をスイツチ手段に
よつて取り出す構造を有する。
ンサとしては、CCD型とMOS型のものが知られ
ている。両者は光によつて電離したキヤリアを蓄
積領域に貯め、蓄積された電荷をスイツチ手段に
よつて取り出す構造を有する。
しかし一画素の構成上、内部に光増幅機能がな
いため出力信号を大きくしようとすると蓄積領域
を大きくしなければならず、従つて、逆に微弱光
を検出するためには画素の面積を大きくする必要
が出てくるため集積度が上がらなくなる欠点を有
していた。
いため出力信号を大きくしようとすると蓄積領域
を大きくしなければならず、従つて、逆に微弱光
を検出するためには画素の面積を大きくする必要
が出てくるため集積度が上がらなくなる欠点を有
していた。
一方、バイポーラ型ホトトランジスタは電離し
たキヤリアを電流制御領域に蓄積する動作原理の
ため増幅作用を有している。しかしバイポーラ型
ホトトランジスタを一画素の構成要素とするホト
センサはCCD型やMOS型とくらべて構造が複雑
になり、しかも光電変換特性上、歪みが大きく、
イメージセンサとしては画質が歪むことになり問
題点があつた。
たキヤリアを電流制御領域に蓄積する動作原理の
ため増幅作用を有している。しかしバイポーラ型
ホトトランジスタを一画素の構成要素とするホト
センサはCCD型やMOS型とくらべて構造が複雑
になり、しかも光電変換特性上、歪みが大きく、
イメージセンサとしては画質が歪むことになり問
題点があつた。
ユニポーラ型接合トランジスタ（電界効果トラ
ンジスタないしは静電誘導トランジスタ）のチヤ
ンネル領域に光を導入してゲート領域を蓄積領域
としてホトトランジスタとして用いると、高入力
インピーダンスの特徴を効果的に利用して高い蓄
積領域を得、高感度のホトセンサを形成すること
ができるが、時間応答を速くするにはキヤリアを
積極的に消去する手段が必要となる。
ンジスタないしは静電誘導トランジスタ）のチヤ
ンネル領域に光を導入してゲート領域を蓄積領域
としてホトトランジスタとして用いると、高入力
インピーダンスの特徴を効果的に利用して高い蓄
積領域を得、高感度のホトセンサを形成すること
ができるが、時間応答を速くするにはキヤリアを
積極的に消去する手段が必要となる。
本発明は、絶縁ゲート型電界効果トランジスタ
によるキヤリア消去手段を備えたユニポーラ型
（電界効果型ないしは静電誘導型）ホトトランジ
スタを一画素の構成要素とし微弱光感度が優れ、
高速な半導体イメージセンサを提供することを目
的とする。
によるキヤリア消去手段を備えたユニポーラ型
（電界効果型ないしは静電誘導型）ホトトランジ
スタを一画素の構成要素とし微弱光感度が優れ、
高速な半導体イメージセンサを提供することを目
的とする。
第１図、第２図に本発明の第１の実施例を示
し、そのホトセンサの構造及び動作について言及
する。
し、そのホトセンサの構造及び動作について言及
する。
第１図ａは本実施例による半導体イメージセン
サの一画素の断面構造を示したものである。ｐ型
基板１上にn+型ドレイン領域２が形成され、そ
の上にn-型高抵抗チヤンネル領域３がエピタキ
シヤル成長によつて形成されている。n-型高抵
抗チヤンネル領域３内にp+型ゲート領域４、n+
型ソース領域５、p+型クリア領域６が形成され
ている。n+型ソース領域５とp+型クリア領域６
上には電極５′，６′が形成され他の部分は透明絶
縁層７が覆つている。n+型ソース領域５の厚さ
は約0.3ミクロン、p+型ゲート領域４の厚さは約
１ミクロン以下（たとえば0.8ミクロン程度）に
して上面からの入射光が効率よくn-型高抵抗チ
ヤンネル領域３へ到達するようにしてある。
サの一画素の断面構造を示したものである。ｐ型
基板１上にn+型ドレイン領域２が形成され、そ
の上にn-型高抵抗チヤンネル領域３がエピタキ
シヤル成長によつて形成されている。n-型高抵
抗チヤンネル領域３内にp+型ゲート領域４、n+
型ソース領域５、p+型クリア領域６が形成され
ている。n+型ソース領域５とp+型クリア領域６
上には電極５′，６′が形成され他の部分は透明絶
縁層７が覆つている。n+型ソース領域５の厚さ
は約0.3ミクロン、p+型ゲート領域４の厚さは約
１ミクロン以下（たとえば0.8ミクロン程度）に
して上面からの入射光が効率よくn-型高抵抗チ
ヤンネル領域３へ到達するようにしてある。
第１図ｂは第１図ａの平面形状を概略的に示し
たもので、第１図ｂにおいて、Ａ−A′線に沿つ
た面において切断された面の断面構造の一部が第
１図ａに対応している。n+型ソース領域５をp+
型ゲート領域４が囲んでいる。n+型ソース領域
５、p+型ゲート領域４はn-型高抵抗チヤンネル
領域３に拡散もしくはイオン注入によつて形成さ
れる。ｐ＋型ゲート領域４の外側には一部分、
p+型クリア領域６が設けられており、p+型ゲー
ト領域４に光入射によつて蓄積されたキヤリアを
引き抜くための手段となつている。p+型ゲート
領域４に囲まれたn-型高抵抗チヤンネル領域３
の寸法はたとえば不純物密度が２×101 4cm-3のと
き約３μｍ以下にすると拡散電位だけでチヤンネ
ルが十分ピンチオフするようになりノーマリオフ
の静電誘導トランジスタが形成される。絶縁ゲー
ト電極１１によつて、p+型クリア領域６及びp+
型ゲート領域４との間には絶縁ゲート型電界効果
トランジスタが形成されている。
たもので、第１図ｂにおいて、Ａ−A′線に沿つ
た面において切断された面の断面構造の一部が第
１図ａに対応している。n+型ソース領域５をp+
型ゲート領域４が囲んでいる。n+型ソース領域
５、p+型ゲート領域４はn-型高抵抗チヤンネル
領域３に拡散もしくはイオン注入によつて形成さ
れる。ｐ＋型ゲート領域４の外側には一部分、
p+型クリア領域６が設けられており、p+型ゲー
ト領域４に光入射によつて蓄積されたキヤリアを
引き抜くための手段となつている。p+型ゲート
領域４に囲まれたn-型高抵抗チヤンネル領域３
の寸法はたとえば不純物密度が２×101 4cm-3のと
き約３μｍ以下にすると拡散電位だけでチヤンネ
ルが十分ピンチオフするようになりノーマリオフ
の静電誘導トランジスタが形成される。絶縁ゲー
ト電極１１によつて、p+型クリア領域６及びp+
型ゲート領域４との間には絶縁ゲート型電界効果
トランジスタが形成されている。
第１図Ｃは本実施例の等価回路を示す。なお、
第１図ａにおいてドレイン領域２をソース領域と
しソース領域５をドレイン領域としても等価回路
は変わらない。
第１図ａにおいてドレイン領域２をソース領域と
しソース領域５をドレイン領域としても等価回路
は変わらない。
次に、今p+型ゲート領域４から延びる空乏層
でチヤンネルが充分ピンチオフしているとして動
作を説明する。
でチヤンネルが充分ピンチオフしているとして動
作を説明する。
上面から入射した光（ｈν）が主としてn-型
高抵抗チヤネル領域３の空乏層内で電子正孔対を
生成すると、電子はn+型ドレイン及びソース領
域２，５へ、正孔はp+型ゲート領域４へ流れ
る。p+型ゲート領域４は電気的に弧立している
ので正孔はp+型ゲート領域４に蓄積される。蓄
積した正孔の量によつてp+型ゲート領域の電位
が変化するのでn+型ドレイン及びソース領域
２，５間の電流電圧特性は変化する。ゲート電位
変化に従つて真のゲート点Ｇ*の電位は、ηΔＶ
Gだけ変化する。ηは、ゲート電位の変化に対す
る真のゲート点の変化率を表わす。真のゲート点
はチヤンネル中に生じるポテンシヤルの鞍部点で
ある。真のゲート点の電位変化ηΔＶGにより、
ソースからチヤンネルに注入される電子が増加
し、照射された光信号を増幅した電流がソース・
ドレイン間に流れる。p+ゲート領域に蓄積され
た正孔が、ソース領域に流入するには、比較的高
い電位障壁を超えなければならないが、一方、ソ
ース領域中の電子がチヤンネルに注入されるため
に超える真のゲート点Ｇ*とソース領域間の電位
障壁は比較的低い。つまりp+ゲート領域には正
孔が蓄積されやすく、ソース領域からチヤンネル
には多くの電子が注入されるから光利得は大きく
なる。静電誘導ホトトランジスタの光利得に関し
ては、本願発明者の一人が著者となつている論
文、ジヤーナル オブ アプライド フイジイツ
クス（Journal of Applied Physics）、Vol.57
（10）、15 May １985の第4792頁に示されている
ように、ゲート開放状態で、光電流が暗電流程度
に小さい状態での静電誘導ホトトランジスタの光
利得Ｇnaxは Ｇnax＝（ＮＳ／ＰＧ）・｛（Ｄｏ／ＷＧ）（Ｄｐ／Ｌｐ）｝expｑ／ｋＴ（ＶbiGS−biG*S） ……(1) と表わせる。(1)式においてはＮSはソース領域の
電子濃度、ＰGはゲート領域中のホール濃度、Ｄ
o，Ｄpは電子または正孔の拡散係数、ＷGは実効
的ゲート幅、Ｌpはホールの拡散距離、ＶbiGSは
ゲート・ソース間の拡散電位、ＶbiG*Sは真のゲ
ート点Ｇ*・ソース間の暗状態における電位差、
ｋはボルツマン定数、Ｔは絶対温度、ｑは単位電
荷量である。(1)式から明らかなようにゲート・ソ
ース間の電位差ＶbiGSと真のゲート点Ｇ*・ソー
ス間の電位差の差が静電誘導ホトトランジスタの
光利得Ｇに大きく影響している。信号読み取り
後、電極６′，１１に負電圧を印加すると、絶縁
ゲート電極１１の下にｐチヤンネルが誘起され
p+型ゲート領域４に蓄積されていた正孔はp+型
クリア領域６へ引き出される。
高抵抗チヤネル領域３の空乏層内で電子正孔対を
生成すると、電子はn+型ドレイン及びソース領
域２，５へ、正孔はp+型ゲート領域４へ流れ
る。p+型ゲート領域４は電気的に弧立している
ので正孔はp+型ゲート領域４に蓄積される。蓄
積した正孔の量によつてp+型ゲート領域の電位
が変化するのでn+型ドレイン及びソース領域
２，５間の電流電圧特性は変化する。ゲート電位
変化に従つて真のゲート点Ｇ*の電位は、ηΔＶ
Gだけ変化する。ηは、ゲート電位の変化に対す
る真のゲート点の変化率を表わす。真のゲート点
はチヤンネル中に生じるポテンシヤルの鞍部点で
ある。真のゲート点の電位変化ηΔＶGにより、
ソースからチヤンネルに注入される電子が増加
し、照射された光信号を増幅した電流がソース・
ドレイン間に流れる。p+ゲート領域に蓄積され
た正孔が、ソース領域に流入するには、比較的高
い電位障壁を超えなければならないが、一方、ソ
ース領域中の電子がチヤンネルに注入されるため
に超える真のゲート点Ｇ*とソース領域間の電位
障壁は比較的低い。つまりp+ゲート領域には正
孔が蓄積されやすく、ソース領域からチヤンネル
には多くの電子が注入されるから光利得は大きく
なる。静電誘導ホトトランジスタの光利得に関し
ては、本願発明者の一人が著者となつている論
文、ジヤーナル オブ アプライド フイジイツ
クス（Journal of Applied Physics）、Vol.57
（10）、15 May １985の第4792頁に示されている
ように、ゲート開放状態で、光電流が暗電流程度
に小さい状態での静電誘導ホトトランジスタの光
利得Ｇnaxは Ｇnax＝（ＮＳ／ＰＧ）・｛（Ｄｏ／ＷＧ）（Ｄｐ／Ｌｐ）｝expｑ／ｋＴ（ＶbiGS−biG*S） ……(1) と表わせる。(1)式においてはＮSはソース領域の
電子濃度、ＰGはゲート領域中のホール濃度、Ｄ
o，Ｄpは電子または正孔の拡散係数、ＷGは実効
的ゲート幅、Ｌpはホールの拡散距離、ＶbiGSは
ゲート・ソース間の拡散電位、ＶbiG*Sは真のゲ
ート点Ｇ*・ソース間の暗状態における電位差、
ｋはボルツマン定数、Ｔは絶対温度、ｑは単位電
荷量である。(1)式から明らかなようにゲート・ソ
ース間の電位差ＶbiGSと真のゲート点Ｇ*・ソー
ス間の電位差の差が静電誘導ホトトランジスタの
光利得Ｇに大きく影響している。信号読み取り
後、電極６′，１１に負電圧を印加すると、絶縁
ゲート電極１１の下にｐチヤンネルが誘起され
p+型ゲート領域４に蓄積されていた正孔はp+型
クリア領域６へ引き出される。
ここで第２図ａ，ｂを参照して信号読み取り方
式について言及する。
式について言及する。
信号読み取り方式としては、Ｘ−Ｙアドレスに
よる方式である。ユニポーラ型（電界効果型ない
しは静電誘導型）ホトトランジスタのソース５及
びドレイン領域２をＸ−Ｙアドレス方式によつて
選択し、選択時にソース・ドレイン間に流れる電
流を検出するわけである。第２図ａに２×２構成
の回路構成が示されているが、ソースラインSLi
及びSLi+1及びドレインラインDLj及びDLj+1によ
つて各画素はＸ−Ｙアドレスによつて選択され
る。ソースラインの一本とドレインラインの一本
が選択されると、その交点に存在する画素の光情
報は、選択されたソースライン及びドレインライ
ンを通る電流として検出されるわけである。
よる方式である。ユニポーラ型（電界効果型ない
しは静電誘導型）ホトトランジスタのソース５及
びドレイン領域２をＸ−Ｙアドレス方式によつて
選択し、選択時にソース・ドレイン間に流れる電
流を検出するわけである。第２図ａに２×２構成
の回路構成が示されているが、ソースラインSLi
及びSLi+1及びドレインラインDLj及びDLj+1によ
つて各画素はＸ−Ｙアドレスによつて選択され
る。ソースラインの一本とドレインラインの一本
が選択されると、その交点に存在する画素の光情
報は、選択されたソースライン及びドレインライ
ンを通る電流として検出されるわけである。
一つの画素が選択されている時、他の画素は非
選択状態にあるため、画素間の相関、クロストー
クはない。一つの画素の蓄積情報が検出された
後、ただちにその画素のクリア用ゲートライン
（GLi及びGLi+1）とクリア用ドレインライン
（CDLj及びCDLj+1）を選択してユニポーラ型ホ
トトランジスタのゲートに蓄積されている正孔キ
ヤリアを引き抜いてやることで、時間応答の速い
イメージセンサが実現されることになる。このホ
トセンサを第２図ａのように画像面内で、２次元
的に配列するとイメージセンサが形成される。
選択状態にあるため、画素間の相関、クロストー
クはない。一つの画素の蓄積情報が検出された
後、ただちにその画素のクリア用ゲートライン
（GLi及びGLi+1）とクリア用ドレインライン
（CDLj及びCDLj+1）を選択してユニポーラ型ホ
トトランジスタのゲートに蓄積されている正孔キ
ヤリアを引き抜いてやることで、時間応答の速い
イメージセンサが実現されることになる。このホ
トセンサを第２図ａのように画像面内で、２次元
的に配列するとイメージセンサが形成される。
２次元配列の一例を第２図ｂに示す。第２図
ａ、第２図ｂには４つのホトトランジスタが示さ
れているが、イメージセンサ全体には必要個数だ
け同様に配列されている。第２図ｂを参照する
と、表面上にクリア用ゲート電極１１とソース電
極５′とが平行に走つており、これらの電極ライ
ンに対して垂直方向にp+型極クリア領域６とド
レイン領域２（図示せず）とが半導体チツプ内で
交叉するように走つている。p+型クリア領域６
の一部はクリア用ゲート電極１１と平行である。
所望のソース電極５′とドレイン電極２間に電圧
を印加することによつて、その交点のホトセンサ
を読み出せる。同様に所望のクリア用領域６とク
リア用ゲート電極１１とに電圧を印加することに
よつてユニポーラ型ホトトランジスタのp+ゲー
ト領域４に蓄積されるキヤリアをクリアできる。
ここで、ソース電極５′とドレイン領域２および
クリア用ゲート電極１１とクリア電極６′は互い
に一部交わるよう構成されねばならないが、絶縁
ゲート電極１１′はソース電極５′に平行でもドレ
イン電極２に平行でもよい。第２図ｂのようにク
リア領域６で各絵素を一部囲むように構成する
と、各画素間の分離も同時に行なえる利点があ
る。
ａ、第２図ｂには４つのホトトランジスタが示さ
れているが、イメージセンサ全体には必要個数だ
け同様に配列されている。第２図ｂを参照する
と、表面上にクリア用ゲート電極１１とソース電
極５′とが平行に走つており、これらの電極ライ
ンに対して垂直方向にp+型極クリア領域６とド
レイン領域２（図示せず）とが半導体チツプ内で
交叉するように走つている。p+型クリア領域６
の一部はクリア用ゲート電極１１と平行である。
所望のソース電極５′とドレイン電極２間に電圧
を印加することによつて、その交点のホトセンサ
を読み出せる。同様に所望のクリア用領域６とク
リア用ゲート電極１１とに電圧を印加することに
よつてユニポーラ型ホトトランジスタのp+ゲー
ト領域４に蓄積されるキヤリアをクリアできる。
ここで、ソース電極５′とドレイン領域２および
クリア用ゲート電極１１とクリア電極６′は互い
に一部交わるよう構成されねばならないが、絶縁
ゲート電極１１′はソース電極５′に平行でもドレ
イン電極２に平行でもよい。第２図ｂのようにク
リア領域６で各絵素を一部囲むように構成する
と、各画素間の分離も同時に行なえる利点があ
る。
ゲート領域４はソース領域５との関連で配置を
決める必要があり、第１図ａのようなブレーナ構
造とする場合は、上面からの拡散ないしはイオン
打込みでソース領域５とゲート領域４とを形成す
るのが有利である。この場合ドレイン領域が埋込
み領域となるので、寄生容量が大きくなりドレイ
ン領域２を電位変動させる場合の時定数が大きく
なる短所がある。
決める必要があり、第１図ａのようなブレーナ構
造とする場合は、上面からの拡散ないしはイオン
打込みでソース領域５とゲート領域４とを形成す
るのが有利である。この場合ドレイン領域が埋込
み領域となるので、寄生容量が大きくなりドレイ
ン領域２を電位変動させる場合の時定数が大きく
なる短所がある。
埋込み領域２をソースとして用いる場合、ドレ
イン領域５の容量を減小するのが容易になる。但
し、この場合はゲート領域４をソース領域２に近
く形成するには、ゲート領域４を埋込み領域で形
成する等構造及び製作工程が複雑になり易い短所
を有する。
イン領域５の容量を減小するのが容易になる。但
し、この場合はゲート領域４をソース領域２に近
く形成するには、ゲート領域４を埋込み領域で形
成する等構造及び製作工程が複雑になり易い短所
を有する。
本発明をフアクシミリ等の用途に用いる１次元
のイメージセンサに適用した場合には、第３図を
例に示すようにクリア用領域を基板で兼用するこ
ともできる。
のイメージセンサに適用した場合には、第３図を
例に示すようにクリア用領域を基板で兼用するこ
ともできる。
第３図ではｐ型基板１上に凸状領域が形成さ
れ、その凸状領域内にn+領域５及び２を主電極
としp+領域４を制御ゲートとするｎチヤンネル
のユニポーラ型ホトトランジスタが形成され、さ
らに縦型にp+領域４及びｐ領域１を主電極と
し、電極１２をゲート電極とするｐチヤンネルの
絶縁ゲート型電界効果トランジスタが集積化され
ている。第３図においてn+埋込み層２は図示さ
れていない面内においてn+領域５の電極５′方向
と直行するようにストライプ状に埋め込まれてい
る。第３図では半導体基板をドライエツチングに
よつてほぼ垂直に掘り込み、絶縁ゲート電極をそ
の側面に形成する例が示されているが、これに限
るわけではなく製造容易なＶ字型切り込みでも形
成可能である。第１図、第２図、第３図のもので
導電型を全く反転してもよいことは勿論である。
ここで示した半導体装置は、Siに限らずGaAs、
InP等その他の半導体結晶でもよいし、たとえば
ＨgCdTe、PbSnTeなどのバンドギヤツプの狭い
半導体を用いれば温度の空間分布を極めて感度良
く、２次元の画像情報として検出する装置となり
その工業的価値は極めて高い。
れ、その凸状領域内にn+領域５及び２を主電極
としp+領域４を制御ゲートとするｎチヤンネル
のユニポーラ型ホトトランジスタが形成され、さ
らに縦型にp+領域４及びｐ領域１を主電極と
し、電極１２をゲート電極とするｐチヤンネルの
絶縁ゲート型電界効果トランジスタが集積化され
ている。第３図においてn+埋込み層２は図示さ
れていない面内においてn+領域５の電極５′方向
と直行するようにストライプ状に埋め込まれてい
る。第３図では半導体基板をドライエツチングに
よつてほぼ垂直に掘り込み、絶縁ゲート電極をそ
の側面に形成する例が示されているが、これに限
るわけではなく製造容易なＶ字型切り込みでも形
成可能である。第１図、第２図、第３図のもので
導電型を全く反転してもよいことは勿論である。
ここで示した半導体装置は、Siに限らずGaAs、
InP等その他の半導体結晶でもよいし、たとえば
ＨgCdTe、PbSnTeなどのバンドギヤツプの狭い
半導体を用いれば温度の空間分布を極めて感度良
く、２次元の画像情報として検出する装置となり
その工業的価値は極めて高い。
第１図ａ、第１図ｂは本発明の一実施例による
半導体イメージセンサの一画素部分の断面図およ
び平面図、第１図ｃは等価回路図、第２図ａ、第
２図ｂは第１図ａ、第１図ｂに示した半導体イメ
ージセンサの一画素部分を２次元的に配列した半
導体イメージセンサの等価回路図と平面図、第３
図は本発明の他の実施例による半導体イメージセ
ンサの一画素部分の断面図である。
半導体イメージセンサの一画素部分の断面図およ
び平面図、第１図ｃは等価回路図、第２図ａ、第
２図ｂは第１図ａ、第１図ｂに示した半導体イメ
ージセンサの一画素部分を２次元的に配列した半
導体イメージセンサの等価回路図と平面図、第３
図は本発明の他の実施例による半導体イメージセ
ンサの一画素部分の断面図である。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板内にほぼ垂直方向に形成された電
界効果型ないしは静電誘導型ホトトランジスタ
と、該ホトトランジスタの接合ゲート領域を主電
極領域の一方と共通領域となるべく集積化した絶
縁ゲート型電界効果型トランジスタから形成され
る集積化半導体ホトセンサを少なくとも１個一画
素の構造として含む半導体イメージセンサであつ
て、前記集積化半導体ホトセンサは、それぞれ第
１の導電型で低抵抗領域の前記ホトトランジスタ
のソース及びドレイン領域となる第１及び第２の
半導体領域と、前記第１及び第２の半導体領域の
間に配置された前記ホトトランジスタのチヤンネ
ル領域となる第１の導電型で高抵抗領域からなる
第３の半導体領域と、前記第３の半導体領域を実
質的に囲んで前記第３の半導体領域内に前記ホト
トランジスタのチヤンネル領域を画定する前記ホ
トトランジスタの接合ゲート領域となるとともに
前記絶縁ゲート型電界効果トランジスタの主電極
の一方となる第２の導電型で低抵抗領域からなる
第４の半導体領域と、前記第４の半導体領域に隣
接し、前記第３の半導体領域と同一の第１の導電
型の高抵抗領域からなる前記絶縁ゲート型電界効
果トランジスタのチヤンネル領域となる第５の半
導体領域と、前記第５の半導体領域に隣接し前記
第４の半導体領域と離隔している、前記絶縁ゲー
ト型電界効果トランジスタの主電極の他方となる
前記第２の導電型の第６の半導体領域と、前記第
４、第５、第６の半導体領域上に形成された絶縁
ゲート電極構造からなることを特徴とする半導体
イメージセンサ。 ２ 前記第６の半導体領域が前記半導体基板と共
通であることを特徴とする前記特許請求の範囲第
１項記載の半導体イメージセンサ。 ３ 前記集積化半導体ホトセンサの数が複数であ
り、前記半導体基板内に１次元もしくは２次元パ
ターンで配列されていることを特徴とする前記特
許請求の範囲第１項又は第２項記載の半導体イメ
ージセンサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10403278A JPS5530855A (en) | 1978-08-25 | 1978-08-25 | Semiconductor optical device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10403278A JPS5530855A (en) | 1978-08-25 | 1978-08-25 | Semiconductor optical device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5530855A JPS5530855A (en) | 1980-03-04 |
| JPS621257B2 true JPS621257B2 (ja) | 1987-01-12 |
Family
ID=14369887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10403278A Granted JPS5530855A (en) | 1978-08-25 | 1978-08-25 | Semiconductor optical device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5530855A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5820074A (ja) * | 1981-07-29 | 1983-02-05 | Olympus Optical Co Ltd | 撮像装置 |
| JPS5820076A (ja) * | 1981-07-29 | 1983-02-05 | Olympus Optical Co Ltd | 撮像装置 |
| JPS59107688A (ja) * | 1982-12-13 | 1984-06-21 | Fuji Photo Film Co Ltd | 半導体撮像装置 |
| JPS59109020A (ja) * | 1982-12-14 | 1984-06-23 | Fuji Photo Film Co Ltd | 固体撮像装置を用いた内視鏡 |
| JPS59158680A (ja) * | 1983-03-01 | 1984-09-08 | Junichi Nishizawa | 固体撮像装置 |
| JPH061826B2 (ja) * | 1984-10-01 | 1994-01-05 | オリンパス光学工業株式会社 | 固体撮像装置 |
| JPS62132357A (ja) * | 1985-12-04 | 1987-06-15 | Nec Corp | 固体撮像素子 |
| US5702973A (en) * | 1990-04-05 | 1997-12-30 | Seh America, Inc. | Method for forming epitaxial semiconductor wafer for CMOS integrated circuits |
| US5306939A (en) * | 1990-04-05 | 1994-04-26 | Seh America | Epitaxial silicon wafers for CMOS integrated circuits |
| JP2705748B2 (ja) * | 1993-08-30 | 1998-01-28 | キヤノン株式会社 | 光電変換装置の製造方法 |
-
1978
- 1978-08-25 JP JP10403278A patent/JPS5530855A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5530855A (en) | 1980-03-04 |
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