JPH0455025B2 - - Google Patents

Description

【発明の詳細な説明】 （技術分野） 本発明は、半導体撮像装置、さらに詳しく言え
ば、静電誘導トランジスタ（SIT）を光検出およ
びスイツチング素子として１つの画素セルを構成
し、これを多数配列してなる半導体撮像装置に関
する。

（従来技術と問題点） 従来の半導体撮像装置のセルは、光検出用のダ
イオードとスイツチング用のMOSトランジスタ
により構成されている。光検出をダイオードで行
うために感度が低い。

また、MOSトランジスタをスイツチング用に
使用していることから、スイツチングに伴う雑音
が光の信号よりも大きくなり、この雑音の除去に
複雑な回路を設ける必要があつた。そのため、従
来の半導体撮像装置では感度を確保するためにあ
る程度の面積が必要で集積度を高める上に限界が
ある。

この問題を解決するために光検出に光感度の大
きい静電誘導トランジスタを用いてゲート領域に
光信号を蓄積し、このゲート領域ポテンシヤルに
応じてソース・ドレイン間の電流を制御して映像
信号を取り出すことによつて高い信号出力の得ら
れる半導体撮像装置が提案されている。（昭和56
年特許願第204656号、昭和57年特許願第157693
号）。

第１図ａ，ｂは、従来のSIT（Static induced
Transistor）セルを用いた半導体撮像装置におけ
る画素セルのそれぞれ素子平面図と素子断面図で
ある。同図において、１はSiのn⁺基板、２は高抵
抗なn^-層（ないしは真性半導体層）、３は高不純
物密度なn⁺領域からなる一方の主電極（ドレイ
ン）、４は高不純物密度なp⁺領域からなる第１の
ゲート（コントロールゲート）、５は高不純物密
度なp⁺領域からなる第２のゲート（シールデイ
ングゲート）、６はコントロールゲート電極とな
るSnO₂膜、８はドレイン電極、９はSiO₂膜、１
０はソース電極、１１はスイツチング用のトラン
ジスタ、φSはその制御信号、１２はシールデイ
ングゲート電極、１３はφGという読み出しパル
ス電圧と図示しない画素選択信号からSnO₂膜６
に加える選択線、１４は負荷抵抗、１５はビデオ
電圧源、１７は出力端子、１８は光入力である。

第１図のSITセルにおいてコントロールゲート
キヤパシタ部６，９の作用を簡単に説明する。ま
ず光のない状態でコントロールゲート４のp⁺領
域にフオトキヤリアの蓄積がないものとする。ま
た図において光入力がある場合には図示されてい
ない遮光手段によりシールデイングゲート５など
には光が照射されないものとする。

SITを画素セルとするためにはチヤンネルとな
るn^-領域２の不純物密度は、おおよそ１×10¹⁶cm
^-3以下、ゲート、ソースおよびドレイン領域の不
純物密度はおおよそ１×10¹⁸cm^-3以上とする。ゲ
ート電圧が0Vでもドレイン・ソース間電流が流
れないためには拡散電位のみでゲートとゲートの
間、およびチヤンネルがすでに空乏化するような
寸法とゲート間隔に選ばれている。コントロール
ゲート４やシールデイング５のp⁺領域直下のデ
バイス厚さ方向のポテンシヤル分布は表面側
（p⁺層側）が高電位でソース１０のn⁺側が低電位
をもち、ゲート領域４，５とSiのn⁺基板１の間で
ダイオードが形成される接合となつている。また
ドレイン３のn⁺領域直下のデバイス厚さ方向の
電位分布はゲート３およびソース１０はビデオ電
圧１５が印加されていなければ等しく両者の領域
の間のある接点（真のゲート点と呼ぶ）で電位
は、極大値をもつている。このため、ドレイン３
とソース１０間に電圧を印加してもドレイン電流
は前記電位障壁による空乏層のひろがりによりピ
ンチオフされていて流れない。またビデオ電圧源
１５を印加せずにゲート制御用パルス電圧φGを
通じてゲート電極６に印加しても流れない。もち
ろんφGまたはビデオ電圧源１５のいずれか一方
を印加した状態で光が照射されても電流は流れな
い。すなわちSITを用いたセルでは光がコントロ
ールゲート４に照射され直下のp⁺領域に光励起
された一方の電荷としてのホールが光量に応じて
蓄積され、ボデオ電圧源１５がφSによつてドレ
イン３、ソース１０間に印加された状態で前述し
たドレイン３のn⁺領域直下に形成される真のゲ
ートのポテンシヤルがある値に定まる。この状態
で正の一定電圧ゲートパルスφGがコントロール
ゲート電極６に入力すると、ここにゲート電極
６、酸化膜９などで形成されたところのゲートキ
ヤパシタにパルスに応じた電圧がかかる。このゲ
ートキヤパシタと等価回路的には直列にコントロ
ールゲート４のp⁺領域からドレイン領域１０に
向けて形成されているダイオード接合容量
（CDS）が接続されているから前記印加されたパ
ルス電圧は、ゲートキヤパシタとダイオード接合
容量（CDS）で分圧された一部が、前記ダイオ
ードの端子電圧、したがつて、真のゲート電位を
前の状態から分圧分だけ引き下げ、この結果はじ
めてポテンシヤル障壁を超えてドレイン・ソース
間電流が得られるわけである。

また、ドレイン・ソース間を流れる出力信号電
流は、ドレイン領域の面積に比例して流れる。

以上の動作原理からわかるように、出力信号電
流を正確に制御するには、ドレイン・ソース間の
チヤンネル領域中に拡がる空乏層がすべてのドレ
イン・ソース間チヤンネルにおいて、一様に拡が
り、真のゲート点電位が等電位とならなければな
らない。したがつて、従来の画素セル構成では、
ドレイン・ソース間電流を効率良く制御するため
には、コントロールゲート４の角の影響を避ける
ために、ドレインの長さW₅をコントロールゲー
トの長さW₃よりも短くする必要がある。それ故
ドレイン３領域の面積が広くならない。

（発明の目的） 本発明はこのような半導体撮像装置をさらに改
善し、同一面積をもつ画素セルにおいて、より大
きな信号出力を得る優れた半導体撮像装置を提供
することにある。

（発明の構成） 前記目的を達成するために本発明による半導体
撮像装置は高抵抗半導体から形成されたチヤンネ
ル領域を介して一導電型の一主電極領域および他
主電極領域を対向させ、前記両主電極領域間に流
れる電流を制御するために、前記チヤンネル領域
に接して設けられた他導電型の第１および第２の
ゲート領域とからなる静電誘導トランジスタから
構成されており、かつ前記第１のゲート領域の少
なくとも一部にコンデンサを介して透明電極が形
成されており、光励起によつて生じた電子正孔対
の一方が前記第１のゲート領域に蓄積され、これ
によつて前記両主電極領域間の電流を制御し得る
ように形成された画素セルを複数個配列してなる
半導体撮像装置において、前記ゲート領域と同一
面側にある一主電極領域が、前記第１のゲート領
域を囲むように形成され、かつ、前記第１のゲー
ト領域と前記第２のゲート領域の間隔が、前記一
主電極領域を挟んだ全領域において等間隔にして
構成されている。

（発明の実施例） 以下図面等を参照して本発明をさらに詳しく説
明する。

第２図はａ，ｂは、本発明の半導体撮像装置に
使用する画素セルの実施例を示す。それぞれ素子
平面図と断面図である。この画素セルは、第２図
ａに示してあるように、コントロールゲート４と
シールデイングゲート５の間隔が全周にわたつて
等しくなるように配置してある。したがつて、本
発明によるコントロールゲート、シールデイング
ゲート、ドレインのように曲率をもたせて配置す
ることにより全チヤンネル領域における空乏層の
拡がりを均一にし、真のゲート点電位を等電位す
ることができ、効率よく出力信号電流を制御する
ことができる。また、ドレイン３領域の面積の増
大が得られ、出力信号電流が大きく増加する。

例えば、W₁＝W₂＝30μm画素セルにおいてコ
ントロールゲートW₃＝15μm角、ドレイン長さ
W₅＝10μm、ドレイン幅W₄＝2.5μmを有する従来
の画素セル構成に比べて、本発明による同一面積
画素セルW₁＝W₂＝30μmを有する構造において、
ドレイン幅W₄＝2.5μmと同じにした時、信号出
力電流は、従来のものに対し、200％も増加した。

第３図は第２図に示した本発明の半導体撮像装
置の画素セルの等価回路である。同図において光
入力１８によりコントロールゲート領域７にフオ
トホールの蓄積が行われ、トランジスタ１１のベ
ース（ないしはゲート）にφSというパルス電圧
が加わり、さらにφGが印加されると、前述した
ように光入力１８に応じたドレイン電流が生じ光
出力信号がビデオライン１７より得られる。光入
力１８の強弱によつて出力端子１７の光出力は変
化し、ダイナミツクレンジが大きいという特性が
得られ、光増幅率は10³と従来のバイポーラトラ
ンジスタよりも１桁以上高感度である。ゲートキ
ヤパシタＣは前述のパルス信号伝達の役割の他に
直流カツトしてフオトキヤリアの蓄積を行う。シ
ールデイングゲート５はコントロールゲート７と
共同してドレイン直下のn^-層に形成されるチヤ
ンネルを制御すると共に複数の画素セルを集積化
した場合に各画素セルを空乏層で分離する役目を
している。

第４図は本発明に係る半導体撮像装置の１実施
例を示すセルマトリツクス要部平面図である。同
図において、４−１は受光部としてのコントロー
ルゲート領域、３はドレイン領域、４−２および
５はシールデイングゲート領域、１３はゲート制
御パルス印加用のリード線、１６はビデオ信号ラ
インである。

第５図は第４図に示した平面形状の半導体撮像
装置の要部電気回路図である。同図において３０
は本発明のフオトセルをマトリツクスにしたも
の、シールデイングゲートは電源３５、抵抗３
６、コンデンサ３７によつて接地もしくは、適当
な逆バイアス電位に固定される。１１はビデオラ
イン選択用のスイツチングトランジスタ、１２は
ビデオライン選択パルスφSを与えるビデオライ
ン選択回路、１４は負荷抵抗、１５はビデオ電圧
源、１８は光入力である。

以上の実施例においては、ｎチヤンネルで説明
したが、もちろんｐチヤンネルでも良いことは明
らかである。また、前記実施例では、すべてゲー
ト側のn⁺層３側にビデオ電圧源を印加し、n⁺基
板１側を接地した構成で説明したが、逆にn⁺基
板１側の電極１０にビデオ電源を印加し、ゲート
側のn⁺層３を接地する逆動作としてもよい。ま
た、チヤンネル領域が逆導電型のSITで構成して
もよい。

（発明の効果） 以上説明したように、本発明によれば、ドレイ
ンないしはソース領域とコントロールゲートおよ
びシールデイングゲートからなる静電誘導トラン
ジスタで各画素セルを構成し、これを複数１次元
あるいは２次元方向に配列したものであり、１セ
ル１トランジスタ構造である上に光増幅作用が大
きく低雑音で、また、高速動作が可能であるとい
う本質的特徴を有する。また、第１のゲート領域
をドレイン領域で囲むことにより、より大きな出
力信号が得られ、それ故、同じ出力信号電流を得
るのに、より小さな面積の画素セルで十分とな
り、高集積化が可能となつて、より高解像度、小
型な優れた静電誘導トランジスタ画素セルからな
る半導体撮像装置が実現できる。

【図面の簡単な説明】

第１図ａ，ｂはそれぞれ、従来の画素セルの素
子平面図および断面図、第２図ａ，ｂはそれぞれ
本発明に使用する画素セルの実施例を示す要素素
子平面図および断面図、第３図は第２図の等価回
路図、第４図は本発明のセル要部の平面図、第５
図は本発明の画素セルを２次元マトリツクスに配
した撮像装置の要部電気回路図である。 １…Siのn⁺基板、２…n^-層、３…ドレイン、
４…コントロールゲート、５…シールデイングゲ
ート。

Claims (1)

【特許請求の範囲】
1. １ 高抵抗半導体から形成されたチヤンネル領域
   を介して一導電型の一主電極領域および他主電極
   領域を対向させ、前記両主電極領域間に流れる電
   流を制御するために、前記チヤンネル領域に接し
   て設けられた他導電型の第１および第２のゲート
   領域とからなる静電誘導トランジスタから構成さ
   れており、かつ前記第１のゲート領域の少なくと
   も一部にコンデンサを介して透明電極が形成され
   ており、光励起によつて生じた電子正孔対の一方
   が前記第１のゲート領域に蓄積され、これによつ
   て前記両主電極領域間の電流を制御し得るように
   形成された画素セルを複数個配列してなる半導体
   撮像装置において、前記ゲート領域と同一面側に
   ある一主電極領域が、前記第１のゲート領域を囲
   むように形成され、かつ、前記第１のゲート領域
   と前記第２のゲート領域の間隔が、前記一主電極
   領域を挟んだ全領域において等間隔に構成したこ
   とを特徴とする半導体撮像装置。