JPS60251660A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は素子分離領域を有する半導体装置の製造方法に
係シ、特に周辺素子を同時に効車良く製造する半導体装
置の製造方法に関する。

本発明は、たとえば光励起により発生したキャリアを蓄
積し、蓄積されたキャリアにより発生した蓄積電圧を読
出す方式の光電変換装置等の製造方法に適用される。

〔従来技術〕

第１図は、特願昭５８−１２０７５５号公報に記載され
ている光電変換装置を示し、第１図（ａ）は光センサセ
ルを二次元的に配列した光電変換装置の平面図、第１図
（ｂ）はそのＡ　−Ａ’線断面図である。

第１図（ＩＬ）および（ｂ）において、ｎ＋シリコン基
板１０１上に光センサセルが配列されており、各光セン
サセルは５ｔｏ２．５ｉ３Ｎ４．又はポリシリコン等よ
シ成る素子分離領域１０２によって隣りの光センサセル
から電気的に絶縁され１いる。

各光センサセルは、エピタキシャル技術等で形成される
不純物濃度の低いｎ−領域１０３、その上にｐタイプの
不純物（たとえばボロン等）をドープしたバイポーラト
ランジスタのペースおよびＰチャネルＭＯＳトランジス
タのソースとなるｐ領域１０４と、ＰチャネルＭＯ８ト
ランジスタのドレインとなるｐ領域１０５、前記バイポ
ーラトランジスタのエミッタとなるｎ領域１０６、酸化
膜１０７を挾んでＰチャネルＭＯ８）ランジスタのｒ−
）電極ｉｏｓ、酸化膜１０７を通してｐ領域１０４にパ
ルスを印加するためのＭＯＳキャパシタ電極１０９、エ
ミッタ電極１１０、そしてｐ領域１０５に所定電位を与
える電極１１１等で構成されている。

このような構成を有する光センサセルの動作を説明する
。

まず、電荷蓄積動作では、ペースであるｐ領域１０４を
ｎ領域１０６に対して負電圧にバイアスし、光によって
発生したホールを蓄積する。ホールの蓄積によって、ｐ
領域１０４の電位は正の方向に向って変化するが、光の
強さに応じて各光センサセルのｐ領域１０４の電位は異
なってく込。

この状態で読出し動作が行われる。すなわち読出シハル
ス電圧ｖＲがＭＯＳキャパシタｉ［極１０９に印加され
ると、ｐ領域１０４が正電位となり、ｐ領域１０４に蓄
積された情報がエミッタである層領域１０６側に読出さ
れる。そして、読出し・ぐルス電圧ｖＲが接地電位にさ
れ、ｎ＋領域１０６がらエミッタ電極１１０を通して外
部へ情報が出力される。

次に、ｐ領域１０４の電位が光の強度に応じて異なって
いる状態で、ｒ−）電極１０８に負の・ヤルスを印加し
てリフレッシュ動作を行う。この負のパルスによってＰ
チャネルＭＯ８）ランジスタは導通状態となル、ｐ領域
１０４に蓄積されているホールが除去されるとともにｐ
領域１０４が所定の負電圧に固定される。すなわち、こ
のリフレッシュ動作によって、ペースであるｐ領域１０
４の完全な初期化が行われたことになり、以後上述の蓄
積、読出し、リフレッシュという各動作が繰返えされる
。

このように、リフレッシ−動作時にペースであるｐ領域
１０４を所定の負電圧に固定することで、光の強弱に関
係なく光情報を完全に、かつ高速で消去することができ
る。

しかしながら、％に光電変換装置では、感度の向上およ
び高解像度化の要請等に伴って、素子表面を有効に利用
することが望ましい。

この点で、従来の光電変換装置は十分ではなかった。す
なわち、第１図に示すように、絶縁材より成る素子分離
領域１０２を有しているために、この領域分だけ素子が
大きくなり、しかもリフレッシュ時に導通状態となるＰ
チャネルＭＯ８）ランジスタの一方の主電極領域に所定
の負電圧を印加するための配線を特別に設ける必要があ
る。

また、絶縁材よ構成る素子分離領域を形成する工程が独
立して必要であるために、特に周辺素子を同一チップに
形成する場合、製造工程が複雑に々るという問題点があ
った。

〔発明の目的〕

本発明は上記従来の問題点忙鑑み成されたものであ勺、
その目的は素子表面を有効に利用するとともに、周辺素
子を同時に形成して製造工程を簡略化する半導体装置の
製造方法を提供することにある。

〔発明の概要〕

上記目的を達成するために、本発明にょる半導体装置の
製造方法は、半導体トランジスタの制御電極領域の電位
をキヤ・ｆシタを介して制御する半導体素子およびその
周辺素子が一導電型の半導体層に複数形成される半導体
装置の製造方法において、反対導電型の半導体よ構成る
素子分離領域と、前記周辺素子を形成するための同じく
反対導電型の半導体領域とを同時に形成し、マスク材に
よって、反対導電型の前記制御電極領域と、同時罠前記
素子分離領域に反対導電型半導体を重ねて形成すること
を特徴とする。

〔発明の実施例〕

以下、本発明の実施例を図面を用いて詳細に説明する。

第２図は本発明による半導体装置の製造方法の一実施例
の製造工程図であり、本実施例では光電変換装置の場合
を取シ上げる。

まず、第２図（ａ）　Ｋ示されるように１不純物濃度１
×１０１５〜５×１ｏ１７Ｇ−３のｎ型基板１の裏面に
、不１４　物Ｑ　ＩＸ　１０”　〜Ｉ　Ｘ　１０２１０
２Ｏ’　Ｉ）　オー　ミックコンタクト用のｎ＋層２を
Ｐ、Ａｓ又はｓｂの拡散によって形成する。続いて、層
層２上に厚さ３０００〜７０００Ｘの酸化膜３（たとえ
ば５ＩＯ２膜）をＣＶＤ法によって形成する。

酸化膜３はバックコートと呼ばれ、基板１が熱処理され
る際の不純物蒸気の発生を防止するものである。

次に、基板１の表面を、温度１０００℃、ＨＣｔを２ν
ｍ１ｎ　ＸＨ２を６０１／ｍｌｎの条件で約１．５分間
エツチングした後、ソースガス５ＩＨ２Ｃｔ２（１００
チ）を１．２νｍｉｎ、　ドーピングガス（Ｈ２希釈Ｐ
Ｈ３゜２０　ＰＰＭ　）を１００ＯＣ流し、成長温度１
０００℃、１２０〜１８０Ｔｏｒｒの減圧下において、
ｎ−エピタキシャル層４（以下、ｎ一層４とする）を形
成する。

この時の単結晶成長速度は０．５１ｋｒＶ／ｍｉ　ｎ、
厚さは２〜１０μｍ１そして不純物濃度は１×１０１２
〜１０１６１ｆｆ−３、好ましくは１０１２〜１０”ｍ
−３である〔第２図（ｂ）〕。

なお、ｎ一層４０品質を向上させるためには、基板をま
ず１１５０〜１２５０℃程度の高温処理で表面近傍から
酸素を除去して、その後８００℃程度の長時間熱処理に
より基板内部にマイクロディフェクトを多数発生させ、
デヌーデットゾーンを有するイントリンシックダ、タリ
ングの行える基板にしておくこともきわめて有効である
。

続いて、ｎ一層４上に厚さ４０００〜８０００Ｘの酸化
膜５をパイロジェネック酸化（Ｈ２＋０２）、ウェット
酸化（０□＋Ｈ２０）、又はスチーム酸化（Ｎ２十Ｈ２
０）によ多形成する。更に、積層欠陥等のない良好な酸
化膜を得るには、８００〜１０００℃の温度で高圧酸化
が適している。

そして、素子分離領域および周辺素子のためのｐ型半導
体領域（以下、ｐウェルとする）を形成するために、酸
化膜５の一部をフォトリングラフィ法によって選択的に
除去し、続いて、バッファ用の酸化膜６を厚さ５００〜
１５００Ｘ形成する〔第２図（Ｃ）〕。

次に、酸化膜５をマスクとして、Ｂ＋のイオン注入を行
う（イオン注入量１〜ｌ０ＸＩＯｃｍ　）。

そして、１１５０〜１２００℃の熱処理を５〜１０時間
行い、不純物を押し込み（ドライブイン）、ｐ、ウェル
７、素子分離領域８および９を同時に形成する〔第２図
（（至）〕。

続いて、酸化膜５および６を除去した後、厚さ５００〜
１５００Ｘの酸化膜１０．その上に窒化膜１１（Ｓｔ、
Ｎ４）を各々形成する。そして、周辺素子を分離する領
域（チャネルス）、ハ）を形成するために窒化膜１１の
パターニングを行う〔第２図（ｅ）〕。

続いて、窒化膜１１をマスクとして、Ｂ＋のイオン注入
を行い（イオン注入量１〜ｌ０ＸＩＯｃｍ　）、その後
１０００℃、１０分間の熱処理によってチャネルスト、
デのためのｐ領域１２を形成する。そして１０００℃で
ノ４イロジェネック酸化を行い、厚さ８０００〜１２０
００　Ｘの分離領域１３を形成する〔第２図（ｆ）〕。

続いて、窒化膜１１を除去して、厚さ０，７〜１．２μ
ｍのレノスト１４を酸化膜１０上に塗布し、ペース領域
の形成と、重ね−て形成する素子分離領域のためのレジ
スト・ぐターニングを行う〔第２図（ｇ）〕。

次に、レジスト１４をマスクとして、Ｂ　をイオン注入
する（イオン注入量７×１０〜１×１０１５ｃｍ−２）
。続いて、レジスト１４を除去した後、Ｎ２雰囲気中で
１０００〜１１００℃の熱処理を行い、素子分離領域８
および９に重ねてｐ領域１５および１６、そしてペース
領域１７が形成される。続いて、（Ｈ２＋０２）ガス、
１０００℃で１〜２時間の酸化を行い、厚さ３０００〜
５０００Ｘの酸化膜１８を形成する。ただし、酸化膜１
８は酸化膜１０を含んでいる〔第２図（ｈ）〕。

ペース領域１７の深さはたとえば０．６〜１μｍ程度で
あるが、ペース領域１７およびｐ領域１５゜１６を形成
する方法としては、ＢＳＧをウエノ・上に堆積させて、
１１００〜１２００℃の熱拡散によって不純物Ｂを所定
の深さまで拡散させて形成する方法もある。

次に、ＰチャネルＭＯ８）ランジスタおよびコンデンサ
の部分とエミッタの部分、そして周辺素子（ここではＮ
チャネルＭＯ８）ランジスタ）の部分の・臂ターニング
を行い、ダート酸化膜１９を厚さ数十〜数百Ｘ形成する
〔第２図（１）〕。

酸化膜１９を形成すると、Ｂ＋のイオン注入を行う（イ
オン注入ｔｈｔ５×１０１０〜１×１０１２６ｎ−２）
。このイオン注入はベース領域１７と素子分離領域（ｐ
領域）１５との間に形成されるＰチャネルＭＯ８）ラン
マスクのしきい値電圧ｖｔｈを決定するために行われる
。

次に、エミッタ部分の酸化膜１９とＮチャネルＭＯＳ　
）ランジスタのソースおよびドレイン部分の酸化膜１９
とのパターニングを行い、その上に、へ８ドーグのポリ
シリコンを（Ｎ２　＋ＳｉＨ４＋ＡｇＨ５）又は（Ｈ２
＋　ＳｉＨ４十Ａ８Ｈ３）ガスでＣＶＤ法により厚さ２
０００〜７０００　Ｘ堆積させる。むろん、ノンドープ
のポリシリコンをＣＶＤ法で堆積しておいて、その後Ａ
ｉ＋又はＰを拡散しても良い。

そして、堆積したポリシリコン膜をマスク合わせフォト
リソダラフィ工程の後エツチングで除去し、ポリシリコ
ン２０，２１．そして２２を形成する。ただし、堆積し
たポリシリコンのエツチングはＣ２Ｃｔ２Ｆ４、（ＣＢ
ｒＦ３　＋Ｃｌ２）等のガス系で行う。

続イテ、熱処理を行うことで、ポリンＩＪ：ｆｆ７２１
から不純物（Ａｓ　）をペース領域１７の内部に拡散さ
せ、計エミッタ領域２３を形成する。

続イテ、Ｐ＋ＪＡＳ＋イオンヲ１×１０１４〜１×１０
１６２ ｍ　イオン注入する。イオンは、フィールド酸化膜１８
及びＩリシリコン２０，２１．２２によってマスクされ
、所定の部分にのみ打ち込まれる。

更に、熱処理を行なうことによ、ｂ　ＮＭＯＳのソース
−レイン２４．２５が形成される〔第２図（ｊ）〕。

次に、厚さ３０００〜７ｏｏｏＸのＰｓＧ膜２６をＣＶ
Ｄ法で堆積し、続いて、マスク合せ工程とエツチング工
程とによりポリシリコン２ｏ上にコンタクトホールを開
ける。このコンタクトホールに電極２７　（Ａｔ、　Ａ
ｔ−８ｌ　、　／ｕ−Ｃｕ−８ｉ等の金属）を真空蒸着
又はスノ４　ツタリングによって堆積させる。

続いて、ＰＳＧ膜又は５ｌｏ２膜等の層間絶縁膜２８を
ＣＶＤ法で厚さ３０００〜６０００Ｘ堆積させる。そし
て、マスク合わせおよびエッチング工程釦よシ、ポリシ
リコン２１および２２上にコンタクトホールを開け、電
極２９および３０　（Ａｔ、　Ａｔ−３ｔ　。

Ａｔ−Ｃｕ　−８Ｌ等の金属）を形成する。

そして最後に、・ヤツシベーション膜３１（ＰＳＧ膜又
は８１３Ｎ４膜等）をＣＶＤ法によって形成し、ウェハ
裏面に電極（１’ｄ−、Ａｔ−８１、Ａｕ等の金属）を
形成し完成する〔第２図（坦〕。

なお、本実施例では周辺素子としてＮチャネルＭＯＳ　
トランジスタを、取シ上げたが、むろんこれに限定され
ず、０ＭＯ８等でも良い。すなわち、素子分離領域８お
よび９と同一導電型の半導体領域を必要とする周辺素子
であればよい。

第３図は、第２図（ｋ）に示される光センサセルを２次
元的に配列した光電変換装置の平面図である。

次に、第２図（荀および第３図を参照しながら、本実施
例の構成および動作を説明する。

第２図（植および第３図における光センサセルにおいて
、ｎ型シリコンの基板ｌ上にｎ−エピタキシャル層４が
形成され、その中にｐ　素子分離領域１５．１６（ただ
し、ここでは８および９を含む）によって相互に電気的
に絶縁されて光センサセルが形成されている。

各光センサセルは、ｎ−エピタキシャル層４上にバイポ
ーラトランジスタのｐベース領域１７、ｎ”エミッタ領
域２３、酸化膜１８を挾んで、Ｐ−ＭＯＳトランジスタ
のダートとｐペース領域１７にパルスを印加するための
コンデンサＣの電極とを兼ｘ ねている電極用のポリシリコン２０、ｎ”エミッタ領域
２３に接続している電極用のｚリシリコン２１そして、
ポリシリコン２１に接続した電極２９およびポリシリコ
ン２０に接続した電極２７等で構成されている。

このような構成を有する光セジサセルの基本的動作を次
に説明する。

まず、電荷蓄積動作は、ｐペース領域１７に討エミッタ
領域２３１１Ｃ対して逆バイアス電位を与えた後、ポリ
シリコン２０の電位をＰ−ＭＯＳ　）ランジスタのしき
い値電圧以上の正電位に保ち、Ｐ−ＭＯＳトランジスタ
をオフ状態として、ｐベース領域１７に光によって発生
したホールを蓄積する。

ホールの蓄積によって、ｐベース領域１７の電位は正の
方向に向かって変化するが、光の強さによって各光セン
サセルのｐベース領域１７の電位は異なってくる。

この状態で、正の読出しノ々ルス電圧ｖＲが電極２７か
らポリシリコン２０に印加される。電圧■８は正である
から、Ｐ−ＭＯＳ　）ランジスタはオフ状態のままであ
る。

読出しパルス電圧Ｖ８がポリシリコン２０に印加される
と、ｐペース領域１７がｎ＋エミッタ領域２３に対して
順方向バイアス状態となり、ｎ工ζツタ領域２３からｐ
ペース領域１７へ電子の注入が起こり、討エミッタ領域
２３の電位が次第に正電位方向に変化する。す彦わち、
ｐベース領域１７に蓄積された情報がエミッタ側へ読出
される。

ある一定時間読出し・母ルス電圧■、が印加された後、
ポリシリコン２０が接地電位になると、ｐペース領域１
７はｎ＋エミッタ領域２３に対して逆バイアス状態とな
シ、ｎ　工々ツタ領域２３の電位変化は停止する。

この状態で、エミッタ側の情報がポリシリコン２１およ
び電極２９を通って外部へ読出される。

ごの読出しが終了すると、電極２９が接地され、ｎ　工
ζツタ領域２３は接地電位となる。しかし、この状態で
は、ｐペース領域１７に光の強度に対応した電位、すな
わち光情報が蓄積されたままであるから、この光情報を
除去する必要がある。

そこで、電極２７を通じて、ポリシリコン２０にＰ−Ｍ
ＯＳ　）ランジスタのしきい値電圧”ｔｈを超える負の
・やルス電圧ｖＲＨ印加する。これによってＰ−ＭＯＳ
　）ランジスタは導通状態となシ、ｐペース領域１７に
蓄積されたホールは除去され、ｐペース領域１７の電位
はｐ　素子分離領域１５に印加されている所定の負電圧
に固定される。

このリフレッシュ動作によって、ｐペース領域１７は完
全な初期状態となシ、以後上述した蓄積、読出し、リフ
レッシュの各動作が繰返えされる。

ところで、第３図のように光センサセルが配列された光
電変換装置の一部に強い光が肖った場合、その部分の光
センサセルのｐペース領域１７　カｎ”エミッタ領域２
３に対して順方向バイアス状態となシ、エミッタ側に信
号が読出されてブルーミング現象が生起する。

これを防止するために、蓄積動作時にポリシリコン２０
の電位を、ｐペース領域１７の電位がゼロ電位に近すい
た状態で、すなわちエミッタ側に信号が読出される前に
、Ｐ−ＭＯＳ　）ランジスタが導通状態となるように設
定しても良い。

このようにポリシリコン２ｏの電位を設定することで、
ｐペース領域１７とｎ＋エミッタ領域２３とが順方向バ
イアス状態になる前に、Ｐ−ＭＯＳ　）ランジスタが導
通状態となシ、過剰電荷はｐ＋素子分離領域１５側へ流
出し、ブルーミング現象が防止される。

第４図は本実施例の回路図である。ただし、ここでは画
素数２Ｘ２＝４の場合を一例として取り上げるが、任意
の画素数ｎ　Ｘ　ｎの回路は同図の回路から容易に構成
されうる。

同図において、各光センサセルＥｌｌ〜Ｅ２２は第２図
侃）および第３図に示される構成を有している。

すなわち、バイポーラトランジスタ３０１のｐベース領
域１７と、酸化膜１８を挾んで対向しているポリシリコ
ン２０とによってコンデンサＣ６Ｘ３０２が形成され、
ｐペース領域１７、ｐ＋素子分離領域１５、そしてポリ
シリコン２０によってＰ−ＭＯＳ　）ランジスタ３０３
が形成される。本実施例では、ポリシリコン２０が、コ
ンデンサＣ０Ｘ３０２の一方の電極とＰ−ＭＯＳ　）ラ
ンジスタ３０３のダートとを兼ねているが、従来例（第
１図）のように別々に構成することもできる。

光センサセルＥｌｌおよびＥｌ、の各電極２７は、スイ
ッチングトランジスタ（以下、笥とする）３０４を介し
てシフトレジスタＡの第１の並列出力端子に接続され、
さらＫ　ＳＷＴ　３０５を介して端子Ｔ３に接続されて
いる。

光センサセルＥ２．およびＥ２２の各電極２７は、ＳＷ
ｒ　３０６を介してシフトレジスタＡの第２の並列出力
端子に接続され、さらにＳＷＴ　３０７を介して端子Ｔ
３に接続されている。

また、ＳＷＴ　３０４　オ、ｔび３０６の各ｆ−）端子
は端子Ｔ１に、ＳＦＩ’　３０５および３０７の各ダー
ト端子は端子Ｔ２に各々接続されている。

光センサセルＥｌｌおよびＥ２１の各バイポーラトラン
ジスタ３０１のエミッタ電極２９は、８ＷＴ３０８を介
して出力端子に接続され、さらに闇３０９を介して接地
されている。

光センサセルＥ１２およびＥ２２の各エミッタ電極２９
は、ＳｗＴ３１０を介して出力端子に接続され、さらに
ＳＷＩ’　３１１を介して接地されている。

また、ｓｗｒ　３ｏ　ｓおよび３１０の各ダート端子は
、シフトレジスタＢの第１および第２の並列出力端子に
それぞれ接続され、５ＷＴ３０．９および３１１の各ダ
ート端子は端子Ｔ４に接続されている。

各光センサセルのｐ−ＭＯＳ　）ランジスタ３０３のソ
ース領域、すなわちｐ＋素子分離領域１５には所定の負
電圧■。が印加され、また各光センサセルのバイポーラ
トランジスタ３０１のコレクメ電極には所定の正電圧Ｖ
。Ｃが印加されている。

また、各端子Ｔ１〜Ｔ４には、所定のタイミングで電圧
が印加され、対応する笥をオン状態にする。

シフトレジスタＡおよびＢには、所定のタイミングでシ
フト・臂ルスが入力し、各並列出力端子から順次ハイレ
ベル（正電圧ｖＲ）が出力される。

ココでは、ｓ′ｖＩ／Ｔ３０４〜３１１が周辺素子とい
うことになる。

このような構成を有する本実施例の回路の動作を簡単に
説明する。

まず、５ＷＴ３０４，３０６，３０８．そして３１０を
オフ状態、５Ｗｒ３０５．３０７．３０９゜そして３１
１をオン状態として、リフレッシ−のための負電圧パル
スを端子Ｔ、に印加する。これによって全光センサセル
Ｅｌｆ””’Ｅ２ｍのりフレッシュ動作が行われる。

続いて、ＳＷＴ　３０５および３０７をオフ状態にして
、電荷蓄積動作を行う。これによって、各ｐペース領域
１７にその場所における光情報が蓄積される。

次に、ＳＷＴ　３０９および３１１をオフ状態、ＳＷＴ
　３０４および３０６をオン状態にして、蓄積された情
報を順次読出す動作を行う。

まず、シフトレジスタＡの第１の並列出力端子をハイレ
ベルにすることで、光センサセルＥｌｆおよびＥｉｌ＋
の各電極２７に正電圧■８を印加し、ｐペース領域１７
に蓄積されている情報をエミッタ側へ読出す。続いて、
シフトレジスタＢの第１および第２の並列出力端子を順
次ハイレベルとして、ＳＷＴ　３０８　、そしテＳＷＴ
　３１０を順次オン状態にする。この動作によって、光
センサセルＥｌｌとＥＩＮとに蓄積された情報が順次外
部へ出力される。

次に、シフトレジスタＡの第２の並列出力端子をハイレ
ベルとし、上述したようにシフトレジスタＢを動作させ
ることで、光センサセルＥ２１とＥ２２とに蓄積された
情報を同様に順次外部へ出力する。

こうして読出しが終了すると、上述のリフレッシュ動作
を行い、以後蓄積、読出し、リフレッシュの各動作を繰
返えす。

〔発明の効果〕

以上詳細に説明したように、本発明による半導体装置の
製造方法は素子分離領域と周辺素子を形成するための半
導体領域を同時に形成するために、製造工程が簡略化さ
れる。

また、半導体トランジスタのペース領域を形成する際に
、素子分離領域を重ねて形成するために、素子分離領域
のシート抵抗を低下させることができ、素子分離領域に
電位を与えた場合の電位分布の発生を抑えることができ
る。

さらに、素子分離領域とペース領域とを主電極領域とす
る絶縁ｆｆ−）型トランジスタを構成する場合、両生電
極領域の距離はセルファライン的に決められるために、
絶縁ダート型トランジスタの動作しきい値電圧を均一に
することができ、ペース領域を確実に所定電位に固定す
ることができる。

【図面の簡単な説明】

第１図（ｌＬ）は従来の光電変換装置の平面図、第１図
（ｂ）はそのｈ−ｐ！線断面図、 第２図（ａ）〜伽）は本発明による半導体装置の製造方
法の一実施例の製造工程図、 第３図は本実施例によシ製造された装置の平面図、 第４図は本実施例により製造された装置の動作を説明す
るための回路図である。 １・・・基板、４・・・ｎ−エピタキシャル層、８，１
５゜９．１６・・・素子分離領域、１７・・・ｐ　ペー
ス領域、２３・・・ｎ　工（ツタ領域。 第　１　図（０） １２ 第２図（Ｊ） 第２図（ｋ） 箪　３　図

Claims (1)

【特許請求の範囲】
1. （１）半導体トランジスタの制御電極領域の電位をキャ
   パシタを介して制御する半導体素子およびその周辺素子
   が一導電型の半導体層に複数形成される半導体装置の製
   造方法において、 反対導電型の半導体よシ成る素子分離領域と、前記周辺
   素子を形成するための同じく反対導電型の半導体領域と
   を同時に形成し、 マスク材によって、反対導電型の前記制御電極領域と、
   同時に前記素子分離領域に反対導電型半導体を重ねて形
   成する、 ことを特徴とする半導体装置の製造方法。