JPS60223171A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は電界効果トランジスタ、特に表面電子チャネル
を有する電界効果トランジスタ（ＦＥＴ ）に関するも
のである。
を有する電界効果トランジスタ（ＦＥＴ ）に関するも
のである。
（従来技術とその問題点）
近年、５ｉよシミ子移動度が５〜６倍大きいＧ ａ、Ａ
Ｓを用いたシ璽ットキーゲート型ＦＥＴ（ＭＥＳＦＥ
Ｔ）が高周波・高速用素子として市販に供され、またこ
れを用いた集積回路の研究が盛んに行なわれている。し
かし々がら、上記ＭＢＳＦＥＴでは多量のドナー不純物
を含むｎ形半導体層をチャネルとしているため、イオン
化不純物散乱によって電子の移動度および速度が制限さ
れており、例えばＧ ａ Ａ ｓでは電子濃度（ドナー
不純物密度）１０１７α４で、３００Ｋにおける電子移
動度は５０００ｃｄ／Ｖ、Ｓ程度である。ところでノン
ドープの高純度Ｇ ａ Ａｓ上にドナー不純物をドープ
したＡ Ｉ Ｇ ａ Ａ ｓ層を有するヘテロ接合構造
ではＡＪＧａＡｓ中の電子が、より電子親和力の大きい
ノンドープＧ ａ Ａ ｓ側へ移動するためにヘテロ界
面のＧａＡｓ中に電子蓄積層が形成されるが、これらの
電子のほとんどは２次元電子ガスとして不純物のないＧ
ａＡｓ中に存在するために１不純物散乱の影響が小さく
、シたがって特に低温において著しく移動度が向上する
。そこで、この電子蓄積層の電子濃度をＡｌＧａＡｓ層
上に形成されたシｗｉｙトキゲート電極で制御する構造
のＦＥＴが注目されている。
Ｓを用いたシ璽ットキーゲート型ＦＥＴ（ＭＥＳＦＥ
Ｔ）が高周波・高速用素子として市販に供され、またこ
れを用いた集積回路の研究が盛んに行なわれている。し
かし々がら、上記ＭＢＳＦＥＴでは多量のドナー不純物
を含むｎ形半導体層をチャネルとしているため、イオン
化不純物散乱によって電子の移動度および速度が制限さ
れており、例えばＧ ａ Ａ ｓでは電子濃度（ドナー
不純物密度）１０１７α４で、３００Ｋにおける電子移
動度は５０００ｃｄ／Ｖ、Ｓ程度である。ところでノン
ドープの高純度Ｇ ａ Ａｓ上にドナー不純物をドープ
したＡ Ｉ Ｇ ａ Ａ ｓ層を有するヘテロ接合構造
ではＡＪＧａＡｓ中の電子が、より電子親和力の大きい
ノンドープＧ ａ Ａ ｓ側へ移動するためにヘテロ界
面のＧａＡｓ中に電子蓄積層が形成されるが、これらの
電子のほとんどは２次元電子ガスとして不純物のないＧ
ａＡｓ中に存在するために１不純物散乱の影響が小さく
、シたがって特に低温において著しく移動度が向上する
。そこで、この電子蓄積層の電子濃度をＡｌＧａＡｓ層
上に形成されたシｗｉｙトキゲート電極で制御する構造
のＦＥＴが注目されている。
第１図はそのＦＥＴの基本構造を示す断面図である。
１は半絶縁性ＱａＡｓ基板、２はノンドープＧａＡｓ層
、３はｎ１コンタクト層、４け電子チャネル、５はソー
ス電極、５′はドレイン電極、６けドナー不純物をドー
プしたＡ、／ＧａＡｓ層、７はイオン化したドナー不純
物、８はゲート７権である。ここで、このようなＦＥＴ
の例えばノーマリオン型素子を考えると、熱平衡状態で
のゲート部の深さ方向のエネルギー帯温１辻第２図に示
すようになる。ところで、この様な構造では第２図に示
すようにヘテロ界面のＧ ａ Ａ、 ｓ側に電子が蓄積
し、界面近傍では蓄積電子密度が大きいために（）ａＡ
ｓ側のポテンシャルが大きく曲がり一種の三角ポテンシ
ャルが形成される。この三角ポテンシャルに閉込められ
た電子はいわゆる２次元電子ガスとして存在し、界面に
垂直方向の運動エネルギーが量子力学的効果で離散化さ
れ、いわゆる量子化エネルギー準位が形成される。今、
簡単のため、三角ポテンシャルのＧａＡｓ側のポテンシ
ャル勾配が一定、すなわち電界強度が一定値ＦＳをとる
とすれば、ヘテロ界面ＧａＡｓ伝導帯端から測ったこの
エネルギー準位Ｅｉ（ｉ＝Ｑ・１・２・・−・−・・）
は近似的に次式で表わされる。
、３はｎ１コンタクト層、４け電子チャネル、５はソー
ス電極、５′はドレイン電極、６けドナー不純物をドー
プしたＡ、／ＧａＡｓ層、７はイオン化したドナー不純
物、８はゲート７権である。ここで、このようなＦＥＴ
の例えばノーマリオン型素子を考えると、熱平衡状態で
のゲート部の深さ方向のエネルギー帯温１辻第２図に示
すようになる。ところで、この様な構造では第２図に示
すようにヘテロ界面のＧ ａ Ａ、 ｓ側に電子が蓄積
し、界面近傍では蓄積電子密度が大きいために（）ａＡ
ｓ側のポテンシャルが大きく曲がり一種の三角ポテンシ
ャルが形成される。この三角ポテンシャルに閉込められ
た電子はいわゆる２次元電子ガスとして存在し、界面に
垂直方向の運動エネルギーが量子力学的効果で離散化さ
れ、いわゆる量子化エネルギー準位が形成される。今、
簡単のため、三角ポテンシャルのＧａＡｓ側のポテンシ
ャル勾配が一定、すなわち電界強度が一定値ＦＳをとる
とすれば、ヘテロ界面ＧａＡｓ伝導帯端から測ったこの
エネルギー準位Ｅｉ（ｉ＝Ｑ・１・２・・−・−・・）
は近似的に次式で表わされる。
・・・・・・・・・ （１）
ここで、ｍ はＧａＡｓ中電子の有効質量、ｅは電子電
荷、ｔｏはブランク定数りを２πで割ったものである。
荷、ｔｏはブランク定数りを２πで割ったものである。
第２図には一例としてＥ ｏとＥｌを示しである。さて
、通常のＦＢＴ動作でソース・ドレイン間の電界が小さ
く電子の分布関数が熱平衡状態からあまりずれないよう
な場合には第２図に示すように、フェルミ準位ＥＦはＥ
、とＥ、の間に存在し、電子はエネルギーがＥ・とＥＦ
の間に分布した状態で運動する。しかしある程度電界が
大きくなり電子のエネルギーがＢ、を越えるようになる
と、Ｅ、の準位とＥｌの準位間で、いわゆるサブバンド
間散乱が起り電子の移動度が低下するという問題が生じ
る。従来構造のＦＥＴでは第２図に示したように電子が
蓄積している界面近傍ではポテンシャルの曲りが大きい
が、界面よりはなれたＧａＡｓ中では蓄積電子密度に対
して空間電荷密度が小さいためにバンドの曲りが小さく
、従って界面に垂ｉ＃方向の電界も小さいことより式（
１）から判るようにＥ、とＥｌ、あるいはＥｌとＥ、等
のエネルギー差が小さい。このために比較的小さなソー
ス・ドレイン間電界でもサブバンド間散乱による電子移
動度低下が顕著とな９素子の高速動作という観点からは
大きな問題となっている。
、通常のＦＢＴ動作でソース・ドレイン間の電界が小さ
く電子の分布関数が熱平衡状態からあまりずれないよう
な場合には第２図に示すように、フェルミ準位ＥＦはＥ
、とＥ、の間に存在し、電子はエネルギーがＥ・とＥＦ
の間に分布した状態で運動する。しかしある程度電界が
大きくなり電子のエネルギーがＢ、を越えるようになる
と、Ｅ、の準位とＥｌの準位間で、いわゆるサブバンド
間散乱が起り電子の移動度が低下するという問題が生じ
る。従来構造のＦＥＴでは第２図に示したように電子が
蓄積している界面近傍ではポテンシャルの曲りが大きい
が、界面よりはなれたＧａＡｓ中では蓄積電子密度に対
して空間電荷密度が小さいためにバンドの曲りが小さく
、従って界面に垂ｉ＃方向の電界も小さいことより式（
１）から判るようにＥ、とＥｌ、あるいはＥｌとＥ、等
のエネルギー差が小さい。このために比較的小さなソー
ス・ドレイン間電界でもサブバンド間散乱による電子移
動度低下が顕著とな９素子の高速動作という観点からは
大きな問題となっている。
上記ＦＥＴ構造の別の問題点は、ドレイン電圧を■。、
ゲート電圧をＶ。、ゲート閾値電圧を■ア とするとき
、ドレイン電圧を増加させてＶ、）ＶＧ−Ｖ丁となった
状態では、チャネルのドレイン端に近い場所の界面のエ
ネルギー帯図は第３図のようＫなり、電子に対するポテ
ンシャルエネルギーがＧａ Ａ ｓ中で界面より内部に
向って、低くなった状況となることである。
ゲート電圧をＶ。、ゲート閾値電圧を■ア とするとき
、ドレイン電圧を増加させてＶ、）ＶＧ−Ｖ丁となった
状態では、チャネルのドレイン端に近い場所の界面のエ
ネルギー帯図は第３図のようＫなり、電子に対するポテ
ンシャルエネルギーがＧａ Ａ ｓ中で界面より内部に
向って、低くなった状況となることである。
す々わち、電子（白丸）は界面から離れて０ａＡＳ層内
部を走行するようになり、実効的な電流路がドレイン側
で拡がる為に、特に短チャネルＦＢＴにおいて飽和特性
のドレインコンダクタンスの増大をきたし、ＦＥＴ特性
を劣化させる。
部を走行するようになり、実効的な電流路がドレイン側
で拡がる為に、特に短チャネルＦＢＴにおいて飽和特性
のドレインコンダクタンスの増大をきたし、ＦＥＴ特性
を劣化させる。
以上はへテロ接合を有するＦＢＴについて説明したが、
同様なことは絶縁ゲート形ＦＥＴ （ＭＩＳＦＥＴ）々
と表面チャネルを有するＦＥＴに共通の問題である。
同様なことは絶縁ゲート形ＦＥＴ （ＭＩＳＦＥＴ）々
と表面チャネルを有するＦＥＴに共通の問題である。
（発明の目的）
本発明の目的は、上述のような問題点を解消し、高移動
度電子の２次元的蓄積状態を維持した良好な特性を有す
る電界効果トランジスタを提供することにある。
度電子の２次元的蓄積状態を維持した良好な特性を有す
る電界効果トランジスタを提供することにある。
（発明の構成）
本発明によれば、半導体結晶表面に形°成された電子層
をチャネルとし、該チャネルを制御するゲート電極と、
該チャネルにオーム接触するソース電極及びドレイン電
極を具備した電界効果トランジスタにおいて、前記半導
体結晶の電子親和力が前記電子層が形成される表面から
、前記ゲート電極と反対方向の前記半導体結晶の内部に
向って減少する構造としたことを特徴とする電界効果ト
ランジスタが得られる。
をチャネルとし、該チャネルを制御するゲート電極と、
該チャネルにオーム接触するソース電極及びドレイン電
極を具備した電界効果トランジスタにおいて、前記半導
体結晶の電子親和力が前記電子層が形成される表面から
、前記ゲート電極と反対方向の前記半導体結晶の内部に
向って減少する構造としたことを特徴とする電界効果ト
ランジスタが得られる。
（実施例）
以下本発明を実施例により詳細に説明する。
第４図は本発明の一実施例を示す電子チャネルの電界効
果トランジスタの構造の断面図で、第１図と同一番号の
ところは同一内容を表わし、４２はノンドープ高純度の
ＡｌＡｓ層、４９はノンドープ高純度ＡｌｘＧａ 、
−Ｘ Ａｓ層でＡｌＡｓのモル比Ｘをチャネル界面から
４２のＡｌＡｓ層に向って０から１まで連続的に変化さ
せたもので、分布の一例を第５図に示す。熱平衡状態に
おけるゲート部の深さ方向のエネルギー帯図は第６図に
示すようになる。
果トランジスタの構造の断面図で、第１図と同一番号の
ところは同一内容を表わし、４２はノンドープ高純度の
ＡｌＡｓ層、４９はノンドープ高純度ＡｌｘＧａ 、
−Ｘ Ａｓ層でＡｌＡｓのモル比Ｘをチャネル界面から
４２のＡｌＡｓ層に向って０から１まで連続的に変化さ
せたもので、分布の一例を第５図に示す。熱平衡状態に
おけるゲート部の深さ方向のエネルギー帯図は第６図に
示すようになる。
ヘテロ界面とＡ ／ ｚ Ｇａ Ｊ −ｚ Ａ ｓ層４
９によシ急峻な三角ポテンシャル井戸が形成されるため
に、前述の議論から明らかな様に、この場合はＥ、とＥ
ｌのエネルギー差が大きく、従ってｎ型不純物をドープ
したＡｌＧａＡｓ［６６から供給された電子はがなり高
エネルギーの状態になるまでＥａとＥｌの間でサブバン
ド間散乱を起す確率が小さい。この為に、大きなソース
・ドレイン間電圧でも低電圧領域と同様に大きな移動度
を保持し良好な輸送特性を示すこととなる。
９によシ急峻な三角ポテンシャル井戸が形成されるため
に、前述の議論から明らかな様に、この場合はＥ、とＥ
ｌのエネルギー差が大きく、従ってｎ型不純物をドープ
したＡｌＧａＡｓ［６６から供給された電子はがなり高
エネルギーの状態になるまでＥａとＥｌの間でサブバン
ド間散乱を起す確率が小さい。この為に、大きなソース
・ドレイン間電圧でも低電圧領域と同様に大きな移動度
を保持し良好な輸送特性を示すこととなる。
さらに本構造では、たとえドレインバイアスの大きい動
作状態においても、ソースからドレインにわたってチャ
ネル電子の基板側にはＡｌｘＧａ、−８Ａｓ層４９から
々るポテンシャル障壁が厳に存在するために、電子はへ
テロ界面近傍を走行する。
作状態においても、ソースからドレインにわたってチャ
ネル電子の基板側にはＡｌｘＧａ、−８Ａｓ層４９から
々るポテンシャル障壁が厳に存在するために、電子はへ
テロ界面近傍を走行する。
、したがって従来例のような電流波が９効果によるドレ
インコンダクタンスの増大劣化がない。またソース側の
ｎゝコンタクト層から注入される電子は、はとんどが電
子親和力の大きいヘテロ界面よりに注入されるため忙、
ヘテロ界面よシ基板側のノンドープ高純度Ａ／ｘＧａ、
−ｘＡｓ中を流れる電子による空間電荷制限電流の影響
はきわめて小さく、したがって従来例の短チヤネル素子
で顕著であった基板側を流れる電流によるドレインコン
ダクタンスの増加も防止できる。
インコンダクタンスの増大劣化がない。またソース側の
ｎゝコンタクト層から注入される電子は、はとんどが電
子親和力の大きいヘテロ界面よりに注入されるため忙、
ヘテロ界面よシ基板側のノンドープ高純度Ａ／ｘＧａ、
−ｘＡｓ中を流れる電子による空間電荷制限電流の影響
はきわめて小さく、したがって従来例の短チヤネル素子
で顕著であった基板側を流れる電流によるドレインコン
ダクタンスの増加も防止できる。
以上説明した本発明による電界効果トランジスタの第一
の実施例は以下のように製作される。
の実施例は以下のように製作される。
例えば、半絶縁性ＧａＡＳ基板上に分子線エピタキシー
法によりノンドープ高純度Ａ ｌＡ ｓ層を３００ＯＡ
、ノンドープ高純度ＡＡ’ＸＧａ、ＸＡＳ層を第５図に
示したＡｎＡｓのモル比Ｘの分布に従って３５０ＯＡ、
さらに有効ドナー不純物密度２×１０” ｃｍ’”のＡ
ｌＧａＡｓ層を９００Ｘ＃：長する。次いでイオン注入
法によりソースおよびドレインにｎ′″領域を形成し、
ゲート電極およびソース、ドレイン電極を通常の方法に
より形成すれば素子が完成する。
法によりノンドープ高純度Ａ ｌＡ ｓ層を３００ＯＡ
、ノンドープ高純度ＡＡ’ＸＧａ、ＸＡＳ層を第５図に
示したＡｎＡｓのモル比Ｘの分布に従って３５０ＯＡ、
さらに有効ドナー不純物密度２×１０” ｃｍ’”のＡ
ｌＧａＡｓ層を９００Ｘ＃：長する。次いでイオン注入
法によりソースおよびドレインにｎ′″領域を形成し、
ゲート電極およびソース、ドレイン電極を通常の方法に
より形成すれば素子が完成する。
以上はへテロ接合を有するＦＥＴについて説明したが本
発明は絶縁ゲートを有するＦＥＴ （ＭＩＳＦＥＴ）忙
ついてもきわめて良好な特性を有する素子を実現させる
。第７図はＭＩＳＦＥＴに適用した場合の構造図で、例
えば半絶縁性Ｇ ａ Ａ ｓ基板１上Ｋ ＧａｘＩｎ、
ｘＡｓを分子線エピタキシー法によりＸを１から０．３
まで変化させて２０００Ｘ成長し、その上に例えばＣＶ
Ｄ ８ｉ０．膜７６を８０ＯＡ成長しさらに窓開けを施
してイオン注入法によ５ｎ＋ コンタクト層３を形成し
て通常の方法でゲート電極及びソース・ドレイン電極を
形成して素子が完成する。ゲートに正バイアスを印加し
てチャネルに電子を誘起した時のエネルギー帯図を第８
図に示す。
発明は絶縁ゲートを有するＦＥＴ （ＭＩＳＦＥＴ）忙
ついてもきわめて良好な特性を有する素子を実現させる
。第７図はＭＩＳＦＥＴに適用した場合の構造図で、例
えば半絶縁性Ｇ ａ Ａ ｓ基板１上Ｋ ＧａｘＩｎ、
ｘＡｓを分子線エピタキシー法によりＸを１から０．３
まで変化させて２０００Ｘ成長し、その上に例えばＣＶ
Ｄ ８ｉ０．膜７６を８０ＯＡ成長しさらに窓開けを施
してイオン注入法によ５ｎ＋ コンタクト層３を形成し
て通常の方法でゲート電極及びソース・ドレイン電極を
形成して素子が完成する。ゲートに正バイアスを印加し
てチャネルに電子を誘起した時のエネルギー帯図を第８
図に示す。
本構造では実施例１で説明したと同様な特徴および効果
を有するとともに、さらに例えばチャネルが形成される
ＧａｘＩｎ、ＸＡｓ層のＧａＡｓのモル比Ｘが自由に選
択できる特徴を有する。ここではＧａＡｓを基板とした
場合のＧａＸＩｎ、−ＸＡｓ層を一例として示したが、
他の基板及び混晶半導体層に本発明が適用できることは
明らかであろう。
を有するとともに、さらに例えばチャネルが形成される
ＧａｘＩｎ、ＸＡｓ層のＧａＡｓのモル比Ｘが自由に選
択できる特徴を有する。ここではＧａＡｓを基板とした
場合のＧａＸＩｎ、−ＸＡｓ層を一例として示したが、
他の基板及び混晶半導体層に本発明が適用できることは
明らかであろう。
（発明の効果）
以下の説明において詳述した様に、本発明によれば従来
技術における電子チャネルの拡が９による問題点のない
極めて良好な動作特性を有する電界効果トランジスタが
実現され、特に短チャネルにおいて高性能な電界効果ト
ランジスタが実現できる。さらに前記本発明は個別素子
のみならず、集積回路およびオプトエレクトロニクス関
係へも応用することができる。
技術における電子チャネルの拡が９による問題点のない
極めて良好な動作特性を有する電界効果トランジスタが
実現され、特に短チャネルにおいて高性能な電界効果ト
ランジスタが実現できる。さらに前記本発明は個別素子
のみならず、集積回路およびオプトエレクトロニクス関
係へも応用することができる。
第１図、第２図、第３図はへテロ接合を利用したＦＢＴ
の従来例を示すもので第１図は構造、第２図はゲート部
の深さ方向での熱平衡状態におけるエネルギー帯図、第
３図はドレインに高電圧を印加した場合のゲートのドレ
イン端での深さ方向のエネルギー帯図である。また第４
図、第５図、第６図、第７図、第８図は本発明によるＰ
ＥＴの一実施例を説明するための図で、第４図はへテロ
接合を利用したＦＥＴの構造、第５図はＡｌｘＧａ、−
ｘＡｓ層中Ａ Ｉ Ａ ｓのモル比分布、第６図は熱平
衡状態でのエネルギー帯図、第７図はＭＩＳＦＥＴの構
造、第８図はゲートに正電圧を印加した時のエネルギー
帯図を示す。 図において、 １・・・・・・半絶縁性ＧａＡｓ基板 ２・・・・・・ノンドープ高純度ＱａＡｓ層３・・・・
・・ｎ＋コンタクト層 ４・・・・・電子蓄積層 ５・・・・・・ソース電極 イ・・・・・・ドレイン電極 ６・・・・・・ドナー形不純物ドープＡＡ！ＧａＡｓ層
７・・・・・・イオン化ドナー ８・・・・・・ゲート電極 ４２・・・・・ノンドープ高純度ＡｌＡＳ層４９・・・
・・ノンドープ高純度ＡｌｘＧａ□−ｘＡｓ層７２・・
・・・・ノンドープ高純度Ｇａ Ｘ Ｉ ｎ １−ｚ
Ａｓ層７６・・・・・・ゲート絶縁膜 ＥＦ・・・・・フェルミレベル ＥＣ・・・・・伝導帯 Ｅｖ・・・・・・価電子帯 白丸・・・・・・電 子 亭 ７ 起 竿 θ 起 −８−十７６士−７２→−１−
の従来例を示すもので第１図は構造、第２図はゲート部
の深さ方向での熱平衡状態におけるエネルギー帯図、第
３図はドレインに高電圧を印加した場合のゲートのドレ
イン端での深さ方向のエネルギー帯図である。また第４
図、第５図、第６図、第７図、第８図は本発明によるＰ
ＥＴの一実施例を説明するための図で、第４図はへテロ
接合を利用したＦＥＴの構造、第５図はＡｌｘＧａ、−
ｘＡｓ層中Ａ Ｉ Ａ ｓのモル比分布、第６図は熱平
衡状態でのエネルギー帯図、第７図はＭＩＳＦＥＴの構
造、第８図はゲートに正電圧を印加した時のエネルギー
帯図を示す。 図において、 １・・・・・・半絶縁性ＧａＡｓ基板 ２・・・・・・ノンドープ高純度ＱａＡｓ層３・・・・
・・ｎ＋コンタクト層 ４・・・・・電子蓄積層 ５・・・・・・ソース電極 イ・・・・・・ドレイン電極 ６・・・・・・ドナー形不純物ドープＡＡ！ＧａＡｓ層
７・・・・・・イオン化ドナー ８・・・・・・ゲート電極 ４２・・・・・ノンドープ高純度ＡｌＡＳ層４９・・・
・・ノンドープ高純度ＡｌｘＧａ□−ｘＡｓ層７２・・
・・・・ノンドープ高純度Ｇａ Ｘ Ｉ ｎ １−ｚ
Ａｓ層７６・・・・・・ゲート絶縁膜 ＥＦ・・・・・フェルミレベル ＥＣ・・・・・伝導帯 Ｅｖ・・・・・・価電子帯 白丸・・・・・・電 子 亭 ７ 起 竿 θ 起 −８−十７６士−７２→−１−
Claims (1)
- 半導体結晶表面に形成された電子層をチャネルとし、該
チャネルを制御するゲート電極と、該チャネルにオーム
接触するソース電極及びドレイン電極を具備した電界効
果トランジスタにおいて、前記半導体結晶の電子親和力
が、前記電子層が形成される表面から、前記ゲート電極
と反対方向の前記半導体結晶の内部に向って減少する構
造としたことを特徴とする電界効果トランジスタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59078961A JPH0783107B2 (ja) | 1984-04-19 | 1984-04-19 | 電界効果トランジスタ |
| US06/724,456 US4740822A (en) | 1984-04-19 | 1985-04-18 | Field effect device maintaining a high speed operation in a high voltage operation |
| US07/101,495 US4866490A (en) | 1984-04-19 | 1987-09-28 | Field effect device maintaining a high speed operation in a high voltage operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59078961A JPH0783107B2 (ja) | 1984-04-19 | 1984-04-19 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60223171A true JPS60223171A (ja) | 1985-11-07 |
| JPH0783107B2 JPH0783107B2 (ja) | 1995-09-06 |
Family
ID=13676485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59078961A Expired - Lifetime JPH0783107B2 (ja) | 1984-04-19 | 1984-04-19 | 電界効果トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US4740822A (ja) |
| JP (1) | JPH0783107B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS62112378A (ja) * | 1985-11-12 | 1987-05-23 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタ |
| JPH04162637A (ja) * | 1990-10-25 | 1992-06-08 | Mitsubishi Electric Corp | ヘテロ接合電界効果トランジスタ |
| US7157756B2 (en) | 2002-07-16 | 2007-01-02 | Fujitsu Quantum Devices Limited | Field effect transistor |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0783107B2 (ja) * | 1984-04-19 | 1995-09-06 | 日本電気株式会社 | 電界効果トランジスタ |
| DE3535002A1 (de) * | 1985-10-01 | 1987-04-02 | Telefunken Electronic Gmbh | Sperrschicht-feldeffekttransistor |
| FR2611305B1 (fr) * | 1987-02-20 | 1990-04-27 | Labo Electronique Physique | Circuit comportant des lignes conductrices pour le transfert de signaux rapides |
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| JPS59968A (ja) * | 1982-06-25 | 1984-01-06 | Fujitsu Ltd | 半導体装置 |
| JPS5928383A (ja) * | 1982-08-10 | 1984-02-15 | Nec Corp | 半導体装置 |
| JPH0783107B2 (ja) * | 1984-04-19 | 1995-09-06 | 日本電気株式会社 | 電界効果トランジスタ |
| US4558337A (en) * | 1984-05-30 | 1985-12-10 | Texas Instruments Inc. | Multiple high electron mobility transistor structures without inverted heterojunctions |
-
1984
- 1984-04-19 JP JP59078961A patent/JPH0783107B2/ja not_active Expired - Lifetime
-
1985
- 1985-04-18 US US06/724,456 patent/US4740822A/en not_active Expired - Lifetime
-
1987
- 1987-09-28 US US07/101,495 patent/US4866490A/en not_active Expired - Lifetime
Patent Citations (2)
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| US7157756B2 (en) | 2002-07-16 | 2007-01-02 | Fujitsu Quantum Devices Limited | Field effect transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0783107B2 (ja) | 1995-09-06 |
| US4740822A (en) | 1988-04-26 |
| US4866490A (en) | 1989-09-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |