JPS6289365A - 半導体装置 - Google Patents
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
この発明は、半導体装置にかかり、
２次元電子ガスと２次元正孔ガスとを積層し、かつ分離
して形成し、これを共通のゲート電極で制御することに
より、 高集積密度、低消費電力等を容易に実現するものである
。
して形成し、これを共通のゲート電極で制御することに
より、 高集積密度、低消費電力等を容易に実現するものである
。
本発明は半導体装置、特に空間分離ドーピング電界効果
トランジスタのｎ形チャネルとｐ形チャネルとを共通の
ゲート電極で制御する化合物半導体装置に関する。
トランジスタのｎ形チャネルとｐ形チャネルとを共通の
ゲート電極で制御する化合物半導体装置に関する。
シリコン（Ｓｉ）の物性に基づく限界を超える高速化な
どを実現するために、電子移動度が大きい砒化ガリウム
（ＧａＡｓ）などを用いた化合物半導体装置が開発され
ているが、この化合物半導体装置に期待される特性を実
現するために、Ｓｉ集積回路装置と同等以」二の集積密
度の増大、消費電力の低減などが要望されている。
どを実現するために、電子移動度が大きい砒化ガリウム
（ＧａＡｓ）などを用いた化合物半導体装置が開発され
ているが、この化合物半導体装置に期待される特性を実
現するために、Ｓｉ集積回路装置と同等以」二の集積密
度の増大、消費電力の低減などが要望されている。
化合物半導体装置の一例として、不純物が添加される領
域とキャリアが移動する領域とをペテロ接合界面によっ
て空間的に分離することにより特に低温におけるキャリ
アの移動度を増大して、一層の高速化を実現しているヘ
テロ接合電界効果トランジスタがある。
域とキャリアが移動する領域とをペテロ接合界面によっ
て空間的に分離することにより特に低温におけるキャリ
アの移動度を増大して、一層の高速化を実現しているヘ
テロ接合電界効果トランジスタがある。
このペテロ接合電界効果トランジスタの構造の一例を第
３図に示す。半絶縁性ＧａＡｓ基板１１上に、ノンドー
プのｉ形ＧａＡｓ層１２、これより電子親和力が小さい
砒化アルミニウムガリウム（Ａ］ｘＧａ＋−ｘ＾Ｓ）層
１３、及び不純物濃度が例えば２ ＸＩＯ”ｃｍ−３程
度のｎ形ＧａＡｓ層１４が設けられ、ＡｌＧａＡｓ層１
３は少なくともその一部分に例えば濃度２ Ｘ １０”
ｃｍ”３程度のドナー不純物を含んで、この層からｉ形
ＧａＡｓ層１２へ遷移した電子によってヘテロ接合界面
近傍に２次元電子ガス１２ｅが形成される。
３図に示す。半絶縁性ＧａＡｓ基板１１上に、ノンドー
プのｉ形ＧａＡｓ層１２、これより電子親和力が小さい
砒化アルミニウムガリウム（Ａ］ｘＧａ＋−ｘ＾Ｓ）層
１３、及び不純物濃度が例えば２ ＸＩＯ”ｃｍ−３程
度のｎ形ＧａＡｓ層１４が設けられ、ＡｌＧａＡｓ層１
３は少なくともその一部分に例えば濃度２ Ｘ １０”
ｃｍ”３程度のドナー不純物を含んで、この層からｉ形
ＧａＡｓ層１２へ遷移した電子によってヘテロ接合界面
近傍に２次元電子ガス１２ｅが形成される。
前記ｎ形ＧａＡｓ層１４上にソース及びドレイン電極１
５が設けられ、この両電極間のｎ形ＧａＡｓ層１４を選
択的にエツチングし、ＡｌＧａＡｓ層１３に接して前記
２次元電子ガス１２ｅの面濃度を制御するゲーＩ・電極
１６が設けられている。
５が設けられ、この両電極間のｎ形ＧａＡｓ層１４を選
択的にエツチングし、ＡｌＧａＡｓ層１３に接して前記
２次元電子ガス１２ｅの面濃度を制御するゲーＩ・電極
１６が設けられている。
ＧａＡｓ等の化合物半導体では正孔の移動度が電子の移
動度より大幅に小さく、電界効果トランジスタは従来殆
どｎチャネル形に限られているが、Ｓｉ集積回路装置に
おいては、相補形ＭＯ３（ＣＭＯ５）回路によって低消
費電力化に大きい効果を得るなど、ｎ形チャネルとｐ形
チャネルとを効果的に用いている。
動度より大幅に小さく、電界効果トランジスタは従来殆
どｎチャネル形に限られているが、Ｓｉ集積回路装置に
おいては、相補形ＭＯ３（ＣＭＯ５）回路によって低消
費電力化に大きい効果を得るなど、ｎ形チャネルとｐ形
チャネルとを効果的に用いている。
その１例として、第４図は相補形インバータの回路図を
示し、Ｔ、、 Ｔ２は相互に反対極性で動作するエンハ
ンスメントモードのＭＯ５電界効果トランジスタ（ＭＯ
Ｓ ＦＥＴ）であり、例えばトライバＴ１をｎチャネル
形、負荷Ｔ２をｎチャネル形とする。
示し、Ｔ、、 Ｔ２は相互に反対極性で動作するエンハ
ンスメントモードのＭＯ５電界効果トランジスタ（ＭＯ
Ｓ ＦＥＴ）であり、例えばトライバＴ１をｎチャネル
形、負荷Ｔ２をｎチャネル形とする。
この回路で入力電圧ＶＩＮを十分低くすれば、負荷Ｔ２
がオン、ドライバＴ、がオフとなって出力電圧ｖｏｕｔ
はＶＤＤにほぼ等しい高電圧となり、また入力電圧ＶＩ
Ｎを十分高くすれば、ドライバＴ１がオン、負荷Ｔ２が
オフとなって出力電圧Ｖ。ＬＩＴはＶＳＳにほぼ等しい
低電圧となる。これら２状態にあるときには殆ど電流が
流れず、ただ状態を遷移するときのみ両ＭＯ３ＦＥＴ、
Ｔ＋及びＴ２がオン状態となり電流が流れる。
がオン、ドライバＴ、がオフとなって出力電圧ｖｏｕｔ
はＶＤＤにほぼ等しい高電圧となり、また入力電圧ＶＩ
Ｎを十分高くすれば、ドライバＴ１がオン、負荷Ｔ２が
オフとなって出力電圧Ｖ。ＬＩＴはＶＳＳにほぼ等しい
低電圧となる。これら２状態にあるときには殆ど電流が
流れず、ただ状態を遷移するときのみ両ＭＯ３ＦＥＴ、
Ｔ＋及びＴ２がオン状態となり電流が流れる。
第５図はＣＭＯ５構造の模式側断面図である。ｎ形Ｓｉ
基板２１はフィールド酸化膜２２によってｎチャネルＦ
ＥＴ及びｐチャネルＦＥＴの領域が画定され、ｎチャネ
ルＦＥＴの領域にはｐ−形ウエル層２３、−形ソース及
びドレイン領域２４、並びにｐ＋形チャネルカット２５
が、またｐチャネルＦＥＴの領域にはｐ４形ソース及び
ドレイン領域２６、並びに−形チャネルカソト２７がそ
れぞれ形成されている。更にＳｉ基板２１上にゲート酸
化膜２８を介してゲート電極２９がそれぞれ設けられ、
各ソース及びドレイン領域２４．２６に絶縁膜３０を介
して配線３１が配設されている。
基板２１はフィールド酸化膜２２によってｎチャネルＦ
ＥＴ及びｐチャネルＦＥＴの領域が画定され、ｎチャネ
ルＦＥＴの領域にはｐ−形ウエル層２３、−形ソース及
びドレイン領域２４、並びにｐ＋形チャネルカット２５
が、またｐチャネルＦＥＴの領域にはｐ４形ソース及び
ドレイン領域２６、並びに−形チャネルカソト２７がそ
れぞれ形成されている。更にＳｉ基板２１上にゲート酸
化膜２８を介してゲート電極２９がそれぞれ設けられ、
各ソース及びドレイン領域２４．２６に絶縁膜３０を介
して配線３１が配設されている。
ＣＭＯ３回路では上述の如き構造を必要とするために、
前記利点の反面構造が複雑となり、集積密度が制限され
ている。
前記利点の反面構造が複雑となり、集積密度が制限され
ている。
化合物半導体装置に期待される性能を実現するために、
その素子パターンの縮小、集積密度の向上、消費電力及
びエネルギー（消費電力・動作時間積）の低減等を進め
ることが必要である。
その素子パターンの縮小、集積密度の向上、消費電力及
びエネルギー（消費電力・動作時間積）の低減等を進め
ることが必要である。
このために相補形回路構成などｎ形チャネルとｐ形チャ
ネルとを効果的に用いることも必要であり、しかもこの
場合に前記従来例の（ＪＯ３構造の如くトランジスタ２
素子に相当する基板面積を占有せず、高い集積密度が容
易に達成されることが要望される。
ネルとを効果的に用いることも必要であり、しかもこの
場合に前記従来例の（ＪＯ３構造の如くトランジスタ２
素子に相当する基板面積を占有せず、高い集積密度が容
易に達成されることが要望される。
前記問題点は、第１の半導体層と、該第１の半導体層よ
り電子親和力が小さくドナー不純物を含む第２の半導体
層と、アクセプタ不純物を含む第３の半導体層と、該第
３の半導体層より正孔親和力が大きい第４の半導体層と
が順次積層された半導体基体を備えて、 該第１の半導体層の該第２の半導体層との界面近傍に２
次元電子ガスが形成され、該第４の半導体層の該第３の
半導体層との界面近傍に２次元正孔ガスが形成され、 かつ該２次元電子ガスに接続されるソース及びドレイン
電極と、該２次元正孔ガスに接続されるソース及びトレ
イン電極とがそれぞれ配設されて、該２次元正孔ガス及
び該２次元電子ガスを、該半導体基体に接する共通のゲ
ート電極により制御する本発明による半導体装置により
解決される。
り電子親和力が小さくドナー不純物を含む第２の半導体
層と、アクセプタ不純物を含む第３の半導体層と、該第
３の半導体層より正孔親和力が大きい第４の半導体層と
が順次積層された半導体基体を備えて、 該第１の半導体層の該第２の半導体層との界面近傍に２
次元電子ガスが形成され、該第４の半導体層の該第３の
半導体層との界面近傍に２次元正孔ガスが形成され、 かつ該２次元電子ガスに接続されるソース及びドレイン
電極と、該２次元正孔ガスに接続されるソース及びトレ
イン電極とがそれぞれ配設されて、該２次元正孔ガス及
び該２次元電子ガスを、該半導体基体に接する共通のゲ
ート電極により制御する本発明による半導体装置により
解決される。
本発明による半導体装置は前記第１及び第４の半導体層
は例えばＧａＡｓ、前記第２及び第３の半導体層は例え
ばＡｌＧａＡｓで構成され、そのポテンシャルダイヤグ
ラムは、ゲート電圧Ｖｇ＝Ｏのとき第１図（ａ＋、ｖｇ
＜ ｏのとき第１図（ｂ）、Ｖｇ＞Ｏのとき第１図（Ｃ
）に例示する如き状態となる。
は例えばＧａＡｓ、前記第２及び第３の半導体層は例え
ばＡｌＧａＡｓで構成され、そのポテンシャルダイヤグ
ラムは、ゲート電圧Ｖｇ＝Ｏのとき第１図（ａ＋、ｖｇ
＜ ｏのとき第１図（ｂ）、Ｖｇ＞Ｏのとき第１図（Ｃ
）に例示する如き状態となる。
これらの図において、１は第１の半導体層例えばノンド
ープのＧａＡｓ、 ２はドナー不純物を含む第２の半導
体層例えばＡ１゜、３Ｇａｏ、Ｊｓ−、３はアクセプタ
不純物を含む第３の半導体層例えばＡＩ。、 ５Ｇａ６
． ｓＡｓ、４は第４の半導体層例えばＧａＡｓ、５は
第４の半導体層にショットキ接触するゲート電極であり
、ＥＦはフェルミ準位を示す。
ープのＧａＡｓ、 ２はドナー不純物を含む第２の半導
体層例えばＡ１゜、３Ｇａｏ、Ｊｓ−、３はアクセプタ
不純物を含む第３の半導体層例えばＡＩ。、 ５Ｇａ６
． ｓＡｓ、４は第４の半導体層例えばＧａＡｓ、５は
第４の半導体層にショットキ接触するゲート電極であり
、ＥＦはフェルミ準位を示す。
本半導体装置は両チャネルともエンハンスメントモード
とし、ゲート電圧Ｖｇ＝００ときには２次元電子ガス及
び２次元正孔ガスが形成されないが、Ｖｇ＜Ｏのときに
は２次元正孔ガス４ｈが形成され、Ｖｇ＞Ｏのときには
２次元電子ガス１ｅが形成されて、共通のゲート電極５
でその面濃度を制御しトランジスタ動作を行わせること
ができる。
とし、ゲート電圧Ｖｇ＝００ときには２次元電子ガス及
び２次元正孔ガスが形成されないが、Ｖｇ＜Ｏのときに
は２次元正孔ガス４ｈが形成され、Ｖｇ＞Ｏのときには
２次元電子ガス１ｅが形成されて、共通のゲート電極５
でその面濃度を制御しトランジスタ動作を行わせること
ができる。
」二連の如く本半導体装置は積層構造であるにもかかわ
らず、２次元正孔ガス４ｈすなわちｎチャネルと、２次
元電子ガス１ｅすなわちｎチャネルとが空間的に分離さ
れ、１個の共通ずるゲーＩ・電極５に印加する電圧の極
性により、それぞれのチャネルを備えたヘテロ接合電界
効果トランジスタの動作を得ることができる。
らず、２次元正孔ガス４ｈすなわちｎチャネルと、２次
元電子ガス１ｅすなわちｎチャネルとが空間的に分離さ
れ、１個の共通ずるゲーＩ・電極５に印加する電圧の極
性により、それぞれのチャネルを備えたヘテロ接合電界
効果トランジスタの動作を得ることができる。
以下本発明を実施例により具体的に説明する。
第２図は本発明の実施例を示す模式側断面図であり、半
絶縁性ＧａＡｓ基板６上に分子線エピタキシャル成長方
法により、バッファ層を兼ねて厚さが例えば２００ｎｍ
以上のノンドープのＧａＡｓ層１、例えば厚さが２０ｎ
ｍでＳｉを２ ＸＩＯ”ｃｍ−’程度ドープした八１０
． 、、Ｇａｏ、 ’７八Ｓ層２、例えば厚さが１０ｎ
ｍでＢｅを１×ｌＱＩ９ｃｍ−３程度ドープした＾Ｉ
Ｏ，５Ｇａ６．５６３層３、例えば厚さが５０ｎｍでＢ
ｅをｌＸｌ０’７ｃｍ−”程度ドープしたＧａＡｓ層４
を順次積層している。
絶縁性ＧａＡｓ基板６上に分子線エピタキシャル成長方
法により、バッファ層を兼ねて厚さが例えば２００ｎｍ
以上のノンドープのＧａＡｓ層１、例えば厚さが２０ｎ
ｍでＳｉを２ ＸＩＯ”ｃｍ−’程度ドープした八１０
． 、、Ｇａｏ、 ’７八Ｓ層２、例えば厚さが１０ｎ
ｍでＢｅを１×ｌＱＩ９ｃｍ−３程度ドープした＾Ｉ
Ｏ，５Ｇａ６．５６３層３、例えば厚さが５０ｎｍでＢ
ｅをｌＸｌ０’７ｃｍ−”程度ドープしたＧａＡｓ層４
を順次積層している。
この半導体基体をメサエッチングし、例えば金ゲルマニ
ウム／金（ＡｕＧｅ／Ａｕ）を用いて合金領域７ａがＧ
ａＡｓＪｉｉ １に達するｎチャネルのソース及びドレ
イン電極７と、例えば亜鉛／錫（Ｚｎ／Ｓｎ）を用いて
合金領域８ａが八１゜、 ５Ｇａｏ、 ５ｌｌｓ層３に
達するｎチャネルのソース及びドレイン電極８とを形成
し、更にチタン／白金／金（Ｔｉ／Ｐｔ／Ａｕ）を用い
て、ＧａＡｓ層４にショットキ接触するゲート電極５を
形成する。
ウム／金（ＡｕＧｅ／Ａｕ）を用いて合金領域７ａがＧ
ａＡｓＪｉｉ １に達するｎチャネルのソース及びドレ
イン電極７と、例えば亜鉛／錫（Ｚｎ／Ｓｎ）を用いて
合金領域８ａが八１゜、 ５Ｇａｏ、 ５ｌｌｓ層３に
達するｎチャネルのソース及びドレイン電極８とを形成
し、更にチタン／白金／金（Ｔｉ／Ｐｔ／Ａｕ）を用い
て、ＧａＡｓ層４にショットキ接触するゲート電極５を
形成する。
また例えば酸素イオン（０゛）を注入して素子間分離領
域９を形成する。本実施例のｎチャネルである２次元電
子ガス１ｅ及びｎチャネルである２次元正孔ガス４ｈは
先に説明した如く形成される。
域９を形成する。本実施例のｎチャネルである２次元電
子ガス１ｅ及びｎチャネルである２次元正孔ガス４ｈは
先に説明した如く形成される。
本実施例では基板６側をｎチャネル、ゲート電極５側を
ｎチャネルとしているが、この構成を反転することも可
能である。なおショットキ空乏層を制御するためにＧａ
Ａｓ層４に一様に不純物を導入しているが、この不純物
に濃度勾配を与え或いは部分的に導入して、２次元正孔
ガス４ｈ近傍の不純物を抑制することも可能である。
ｎチャネルとしているが、この構成を反転することも可
能である。なおショットキ空乏層を制御するためにＧａ
Ａｓ層４に一様に不純物を導入しているが、この不純物
に濃度勾配を与え或いは部分的に導入して、２次元正孔
ガス４ｈ近傍の不純物を抑制することも可能である。
例えば先に第４図を参照して説明した相補形インバータ
を本実施例のｎチャネルをドライバＴ１、ｎチャネルを
負５１ Ｔ ２として構成するなど、本発明の半導体装
置により高い集積密度で相補形回路を構成することがで
きる。また相補形回路に限らず、例えば両チャネルを並
列に用いて論理振幅が大きいスイッチング素子とするな
ど、種々の回路に利用することが可能である。
を本実施例のｎチャネルをドライバＴ１、ｎチャネルを
負５１ Ｔ ２として構成するなど、本発明の半導体装
置により高い集積密度で相補形回路を構成することがで
きる。また相補形回路に限らず、例えば両チャネルを並
列に用いて論理振幅が大きいスイッチング素子とするな
ど、種々の回路に利用することが可能である。
以上説明した如く本発明によれば、１個の共通するゲー
ト電極に印加する電圧の極性により、２次元電子ガス、
もしくは２次元正孔ガスをチャネルとするヘテロ接合電
界効果トランジスタの動作が得られ、高い集積密度をも
って、相補形回路構成による消費電力の低減、大きい論
理振幅動作などを実現することができる。
ト電極に印加する電圧の極性により、２次元電子ガス、
もしくは２次元正孔ガスをチャネルとするヘテロ接合電
界効果トランジスタの動作が得られ、高い集積密度をも
って、相補形回路構成による消費電力の低減、大きい論
理振幅動作などを実現することができる。
第１図は本発明による半導体装置のポテンシャルダイヤ
グラム、 第２図は本発明の実施例の模式側断面図、第３図はへテ
ロ接合電界効果トランジスタの模式側断面図、 第４図は相補形インバータの回路図、 第５図はＣＭＯ３構造の模式側断面図である。 図において、 １はＧａＡｓ層、 ２はドナー不純物を含むＡｌｏ、 ａＧａｏ、 ７４５
層、３はアクセプタ不純物を含むＡｌｏ、 ５Ｇａｏ、
５Ａｓ層、４はＧａＡｓ層、 ５はゲート電極、 ６は半絶縁性ＧａＡｓ基板、 ７及び８はソース及びドレイン電極、 ７ａ及び８ａは合金領域、 ９は素子間分離領域を示す。 しＬ
ＬＩＬＬｌ
田く 一／ 按 雲施イ列力撲式用”１断面口 柘２図 １’＠３＠＠イン／＼゛−りの口路回 第４■ ＣＭＯ５構迭の様式イ！□１前面目 莞ぢ 口
グラム、 第２図は本発明の実施例の模式側断面図、第３図はへテ
ロ接合電界効果トランジスタの模式側断面図、 第４図は相補形インバータの回路図、 第５図はＣＭＯ３構造の模式側断面図である。 図において、 １はＧａＡｓ層、 ２はドナー不純物を含むＡｌｏ、 ａＧａｏ、 ７４５
層、３はアクセプタ不純物を含むＡｌｏ、 ５Ｇａｏ、
５Ａｓ層、４はＧａＡｓ層、 ５はゲート電極、 ６は半絶縁性ＧａＡｓ基板、 ７及び８はソース及びドレイン電極、 ７ａ及び８ａは合金領域、 ９は素子間分離領域を示す。 しＬ
ＬＩＬＬｌ
田く 一／ 按 雲施イ列力撲式用”１断面口 柘２図 １’＠３＠＠イン／＼゛−りの口路回 第４■ ＣＭＯ５構迭の様式イ！□１前面目 莞ぢ 口
Claims (1)
- 【特許請求の範囲】 第１の半導体層と、該第１の半導体層より電子親和力が
小さくドナー不純物を含む第２の半導体層と、アクセプ
タ不純物を含む第３の半導体層と、該第３の半導体層よ
り正孔親和力が大きい第４の半導体層とが順次積層され
た半導体基体を備えて、該第１の半導体層の該第２の半
導体層との界面近傍に２次元電子ガスが形成され、該第
４の半導体層の該第３の半導体層との界面近傍に２次元
正孔ガスが形成され、 かつ該２次元電子ガスに接続されるソース及びドレイン
電極と、該２次元正孔ガスに接続されるソース及びドレ
イン電極とがそれぞれ配設されて、該２次元正孔ガス及
び該２次元電子ガスを、該半導体基体に接する共通のゲ
ート電極により制御することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60230313A JPH0695532B2 (ja) | 1985-10-16 | 1985-10-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60230313A JPH0695532B2 (ja) | 1985-10-16 | 1985-10-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6289365A true JPS6289365A (ja) | 1987-04-23 |
| JPH0695532B2 JPH0695532B2 (ja) | 1994-11-24 |
Family
ID=16905871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60230313A Expired - Lifetime JPH0695532B2 (ja) | 1985-10-16 | 1985-10-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0695532B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0278093A2 (en) * | 1987-02-09 | 1988-08-17 | International Business Machines Corporation | Semiconductor structure with a multilayer contact |
| FR2689683A1 (fr) * | 1992-04-07 | 1993-10-08 | Thomson Composants Microondes | Dispositif semiconducteur à transistors complémentaires. |
| EP0604200A2 (en) * | 1992-12-23 | 1994-06-29 | Hitachi Europe Limited | Complementary field effect transistor |
| US8785976B2 (en) | 2010-06-24 | 2014-07-22 | The University Of Sheffield | Polarization super-junction low-loss gallium nitride semiconductor device |
-
1985
- 1985-10-16 JP JP60230313A patent/JPH0695532B2/ja not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0278093A2 (en) * | 1987-02-09 | 1988-08-17 | International Business Machines Corporation | Semiconductor structure with a multilayer contact |
| FR2689683A1 (fr) * | 1992-04-07 | 1993-10-08 | Thomson Composants Microondes | Dispositif semiconducteur à transistors complémentaires. |
| US5367183A (en) * | 1992-04-07 | 1994-11-22 | Thomson-Csf Semiconducteurs Specifiques | Semiconductor device with complementary transistors |
| EP0604200A2 (en) * | 1992-12-23 | 1994-06-29 | Hitachi Europe Limited | Complementary field effect transistor |
| EP0604200A3 (en) * | 1992-12-23 | 1995-10-11 | Hitachi Europ Ltd | Complementary field effect transistor. |
| US8785976B2 (en) | 2010-06-24 | 2014-07-22 | The University Of Sheffield | Polarization super-junction low-loss gallium nitride semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0695532B2 (ja) | 1994-11-24 |
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