KR101662629B1 - 탄화규소 반도체 장치 및 그 제조 방법 - Google Patents

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    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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Abstract

SiC반도체 장치의 제조 방법에 있어서, 트렌치(6) 내에 p형 층(31)을 에피택셜 성장에 의하여 형성한 후, 수소 에칭에 의하여 p형 층(31)을 트렌치(6)의 저부 및 양 선단부에만 남기는 것으로 p형 SiC층(7)을 형성한다. 즉, p형 층(31) 중, 트렌치(6)의 측면에 형성된 부분을 제거한다. 이에 따라, 경사 이온 주입에 의하지 않고 p형 SiC층(7)을 형성할 수 있다. 이 때문에, 경사 이온 주입이 별도로 필요해지지 않기 때문에 이온 주입 장치에 이동시키는 등, 제조 공정이 번잡해지는 것을 억제할 수 있어서, 제조 비용을 억제할 수 있다. 또, 이온 주입에 의한 결함 손상도 없기 때문에 드레인 리크를 억제할 수 있고, 확실하게 트렌치(6)의 측면에 p형 SiC층(7)이 남는 것을 방지하는 것이 가능하게 된다. 따라서, 고내압과 고스위칭 스피드의 양립을 꾀할 수 있는 SiC반도체 장치를 제조할 수 있다.

Description

탄화규소 반도체 장치 및 그 제조 방법{SILICON CARBIDE SEMICONDUCTOR DEVICE AND METHOD FOR PRODUCING THE SAME}
관련 출원의 상호 참조
본 개시는 2012년 6월 14일에 출원된 일본 출원 번호2012―134917호에 기초하는 것으로, 여기에 그 기재 내용을 원용한다.
본 개시는 트렌치 게이트 구조의 반도체 스위칭 소자를 갖는 탄화규소(이하, SiC라 한다) 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 스위칭 소자를 갖는 반도체 장치에 있어서, 보다 대전류를 흘리는 데는, 채널 밀도를 높게 하는 것이 유효하다. 실리콘 트랜지스터에서는 채널 밀도를 높게 하기 위해, 트렌치 게이트 구조의 MOSFET가 채용되어, 실용화되어 있다. 이 트렌치 게이트 구조는 SiC반도체 장치에도 적용할 수 있는 구조인데, SiC는 파괴 전계 강도가 실리콘의 10배나 되기 때문에 SiC반도체 장치에는 실리콘 디바이스의 10배 가까운 전압을 건 상태로 사용된다. 그 때문에, 트렌치 게이트 구조를 SiC반도체 장치에 응용하는 경우, 트렌치 내에 형성된 게이트 절연막에도 실리콘 디바이스의 10배의 강도의 전계가 걸려서, 트렌치의 코너부에 있어서 게이트 절연막이 용이하게 파괴되어 버린다.
이와 같은 문제를 해결하는 것으로서, 특허 문헌 1에 있어서, 트렌치 게이트 구조를 구성하는 트렌치의 저부(저면)보다 아래쪽에 p형 불순물을 이온 주입하는 것으로 p형 층을 형성한 구조가 제안되어 있다. 이와 같은 p형 층을 형성함으로써 트렌치의 저부에서의 전계 집중을 완화할 수 있어서, 게이트 절연막의 파괴를 방지하는 것이 가능하게 된다.
그러나 특허 문헌 1에 기재된 구조의 경우, 트렌치의 저부 전역이라는 넓은 범위에 p형 층이 형성되어 있으며, 또한 p형 층이 플로팅 상태로 됨으로써, 스위칭 특성이 악화해 버린다.
이 때문에, 특허 문헌 2에 있어서, 트렌치 저부에 p형 층을 형성하는 것과 함께, 트렌치를 깊게 하면서 트렌치 저부에서 게이트 절연막을 두껍게 한 구조에 있어서, 트렌치의 세로 방향의 양단부에도 저농도 p형 층이 형성되도록 한 구조가 제안되어 있다. 구체적으로는, 트렌치의 세로 방향의 양단부에 경사 이온 주입을 실시하는 것으로 저농도 p형 층을 형성하고 있다. 이에 따라, p형 베이스 영역과 트렌치 저부의 p형 층이 트렌치 양단부의 저농도 p형 층에 의하여 연결되어, p형 층이 플로팅 상태가 되지 않도록 할 수 있는 것에서, 턴 온 시의 스위칭 특성의 악화를 억제하는 것이 가능하게 된다. 또, 오프 시에는 트렌치 양단부의 저농도 p형 층이 완전 공핍화하고, 트렌치 저부의 p형 층은 플로팅 상태로 되기 때문에 n－형 드리프트층을 상하로 분할할 수 있다. 이에 따라, p형 베이스 영역과 n－형 드리프트층 중, p형 층 주위의 공핍층의 상하로 나뉘어진 부분과 그 공핍층에 의하여 의사적으로 PNPN구조가 구성되고, 고내압화를 꾀할 수 있다. 이와 같이 하여, 고내압, 낮은 온 저항, 고스위칭 스피드의 양립을 꾀할 수 있도록 하고 있다.
특허 문헌 1: 일본국 특개평10―98188호 공보 특허 문헌 2: 일본국 특개2007―242852호 공보
그러나 특허 문헌 2에 기재된 구조의 경우, 트렌치의 세로 방향의 양단부에 경사 이온 주입을 실시하는 것으로 저농도 p형 층을 형성하고 있다. 이 때문에, p형 베이스 영역과 트렌치 저부의 p형 층이 연결되어, p형 층이 플로팅 상태로 되지 않도록 할 수 있지만, 경사 이온 주입이 별도로 필요해지기 때문에 이온 주입 장치에 이동시키는 등, 제조 공정이 번잡해져서, 제조 비용이 높아진다. 또, 이온 주입에 의한 결함 손상에 기인한 드레인 누설이 발생해 버린다. 또, 이온 주입의 경우, 트렌치의 측면이 수직이 아니면, 트렌치 측면의 표면 전역에 있어서 n－형 드리프트층이 p형화하여, FET동작하지 않게 되어 버리지만, 트렌치의 측면을 수직으로 가공하는 것이 어렵다.
본 개시는 상기 점을 감안하여, 이온 주입에 의하지 않고, 고내압과 고스위칭 스피드의 양립을 꾀할 수 있는 SiC반도체 장치의 제조 방법을 제공하는 것을 제 1 목적으로 한다. 또, 보다 적확하게 고내압과 고스위칭 스피드의 양립을 꾀할 수 있는 SiC반도체 장치를 제공하는 것을 제 2 목적으로 한다.
본 개시의 제 1 양태에 따르면, 반도체 스위칭 소자를 구비한 SiC반도체 장치의 제조 방법은 에칭에 의해 소스 영역 및 베이스 영역을 관통하여 드리프트층에 도달하고, 또한 일방향을 세로 방향으로 하는 라인상으로 트렌치를 형성하는 트렌치 에칭 공정과, 에피택셜 성장에 의해 트렌치 내에 제 2 도전형의 탄화규소층을 형성한 후, 수소 에칭을 실시함으로써 탄화규소층을 트렌치의 저부 및 트렌치의 세로 방향의 선단부에만 남기는 것으로 트렌치의 저부에 위치하는 라운드 형상 저부층과 상기 트렌치의 선단부에 위치하는 라운드 형상 선단층을 갖는 제 2 도전형 층을 형성하는 공정을 포함하고 있다.
이와 같이, 트렌치 내에 탄화규소층을 에피택셜 성장에 의하여 형성한 후, 수소 에칭에 의하여 탄화규소층을 트렌치의 저부 및 트렌치의 세로 방향의 선단부에만 남기는 것으로 제 2 도전형 층을 형성하고 있다. 즉, 탄화규소층 중, 트렌치의 측면에 형성된 부분을 제거하도록 하고 있다. 이와 같이, 에피택셜 성장에 의하여 라운드 형상 저부층 및 라운드 형상 선단층을 포함하는 제 2 도전형 층을 형성할 수 있어서, 경사 이온 주입에 의하지 않고 제 2 도전형 층을 형성할 수 있다. 이 때문에, 경사 이온 주입이 별도로 필요해지지 않기 때문에 이온 주입 장치에 이동시키는 등, 제조 공정이 번잡해지는 것을 억제할 수 있어서, 제조 비용을 억제할 수 있다. 또, 이온 주입에 의한 결함 손상도 없기 때문에 드레인 누설을 억제할 수 있고, 확실하게 트렌치의 측면에 제 2 도전형 층이 남지 않도록 하는 것이 가능하게 된다. 따라서, 이온 주입에 의하지 않고, 고내압과 고스위칭 스피드의 양립을 꾀할 수 있는 SiC반도체 장치를 제조할 수 있도록 하는 것이 가능하게 된다.
본 개시의 제 2 양태에 따르면, 제 2 도전형 층을 형성하는 공정에서는 탄화규소층을 형성할 때에 이용하는 에피택셜 성장 장치 내에 있어서, 온도를 낮추지 않고 연속적으로 수소 에칭을 실시하는 것으로 제 2 도전형 층을 형성한다. 이와 같이, 동일한 에피택셜 성장 장치 내에서 수소 에칭도 실시하도록 하는 것으로 제조 공정의 간략화를 꾀하는 것이 가능하게 된다.
본 개시의 제 3 양태에 따르면, 게이트 전극으로의 인가 전압을 제어하는 것으로 트렌치의 측면에 위치하는 베이스 영역의 표면부에 반전형의 채널 영역을 형성하고, 소스 영역 및 드리프트층을 통하여 소스 전극 및 드레인 전극의 사이에 전류를 흘리는 반전형의 트렌치 게이트 구조의 반도체 스위칭 소자를 갖고 이루어지는 SiC반도체 장치에 있어서, 소스 영역의 표면으로부터 베이스 영역보다도 깊게까지 형성되고, 일방향을 세로 방향으로 하여 선단부를 갖는 형상의 트렌치와, 트렌치의 저부 및 트렌치의 세로 방향의 선단부에만 에피택셜 성장시키는 것으로 형성되고, 트렌치의 저부에 형성된 라운드 형상 저부층과 트렌치의 선단부에 형성된 라운드 형상 선단층에 의하여 구성된 제 2 도전형의 탄화규소로 이루어지는 제 2 도전형 층을 갖고 이루어진다.
이와 같이, 트렌치의 저부에 위치하는 저부층과 트렌치의 양 선단부에 형성한 선단층에 의하여 제 2 도전형 층을 구성하고, 선단층을 통하여 저부층이 베이스 영역과 연결되는 구조로 하고 있다. 이와 같은 구조의 SiC반도체 장치에서는 반도체 스위칭 소자의 오프 시에는 빌트인 포텐셜(built-in potential)에 기초하여 저부층으로부터 드리프트층으로 연장되는 공핍층에 의해 전계가 들어가기 어려워지도록 할 수 있다. 따라서, 고내압을 얻는 것이 가능하게 된다. 한편, 반도체 스위칭 소자를 오프에서 온으로 스위칭할 때에는 선단층을 통하여 저부층이 베이스 영역과 연결되어 있어서 플로팅 상태로 되어 있지 않기 때문에 선단층을 통하여 저부층에 즉시 홀이 공급된다. 이 때문에, 낮은 온 저항을 실현할 수 있어서, 고스위칭 스피드를 얻는 것이 가능하게 된다.
본 개시에 대해서의 상기 목적 및 그 밖의 목적, 특징이나 잇점은 첨부의 도면을 참조하면서 하기의 상세한 기술에 의해 보다 명확해진다. 도면에 있어서,
도 1은 본 개시의 제 1 실시 형태에 관련되는 반전형의 트렌치 게이트 구조의 MOSFET가 구비된 SiC반도체 장치의 상면 레이아웃도이다.
도 2는 도 1의 Ⅱ―Ⅱ선 상에서의 SiC반도체 장치의 단면도이다.
도 3은 도 1의 영역(R1)에 상당하는 트렌치 게이트 구조의 선단부의 확대도이다.
도 4(a)∼(d)는 도 1에 나타내는 SiC반도체 장치의 제조 공정을 나타낸 단면도이다.
도 5(a)∼(c)는 도 4(a)∼(d)에 이어지는 SiC반도체 장치의 제조 공정을 나타낸 단면도이다.
도 6은 도 4(d) 및 도 5(a), (b)의 각 공정의 모양을 나타낸 도면으로서, (a)는 트렌치(6)의 사시 단면의 이미지도이고, (b)는 각 공정 중에 있어서의 (a) 중의 XY평면, YZ평면, ZX평면에서의 단면을 나타낸 도면이다.
도 7은 본 개시의 제 2 실시 형태에 관련되는 반전형의 트렌치 게이트 구조의 MOSFET가 구비된 SiC반도체 장치의 상면 레이아웃도이다.
도 8은 도 7의 영역(R2)에 상당하는 트렌치 게이트 구조의 선단부의 확대도이다.
도 9는 도 8의 Ⅸ―Ⅸ선 상에서의 SiC반도체 장치의 단면도이다.
도 10은 도 8의 Ⅹ―Ⅹ선 상에서의 SiC반도체 장치의 단면도이다.
도 11은 본 개시의 제 3 실시 형태에 관련되는 반전형의 트렌치 게이트 구조의 MOSFET가 구비된 SiC반도체 장치의 상면 레이아웃도이다.
도 12는 도 11의 ⅩⅡ―ⅩⅡ선 상에서의 SiC반도체 장치의 단면도이다.
이하, 본 개시의 실시 형태에 대하여 도면에 기초해서 설명한다. 또한, 이하의 각 실시 형태 상호에 있어서, 서로 동일 또는 균등한 부분에는 동일 부호를 붙여서 설명을 실시한다.
(제 1 실시 형태)
본 개시의 제 1 실시 형태에 대하여 설명한다. 여기에서는 트렌치 게이트 구조의 반도체 스위칭 소자로서 n채널 타입의 반전형의 MOSFET가 형성된 SiC반도체 장치를 예로 들어서 설명한다.
도 1에 나타내는 SiC반도체 장치는 반도체 소자가 형성되는 셀 영역과, 이 셀 영역을 둘러싸는 외주 내압 구조가 구비된 외주 영역(종단 구조 영역)을 가진 구성으로 되어 있다. 본 실시 형태에서는 반도체 소자로서, 반전형의 트렌치 게이트 구조의 MOSFET가 구비되어 있다.
도 2에 나타내는 바와 같이, SiC반도체 장치는 SiC로 이루어지는 n＋형 기판(1)의 주표면(主表面) 상에 SiC로 이루어지는 n－형 드리프트층(2)과 p형 베이스 영역(3) 및 n＋형 소스 영역(4)이 차례로 에피택셜 성장시켜진 것을 반도체 기판으로서 이용하여 형성되어 있다.
n＋형 기판(1)은 질소 등의 n형 불순물 농도가 예를 들면, 1. 0×1019／㎤로 되고, 두께가 300㎛ 정도로 되어 있다. n－형 드리프트층(2)은 질소 등의 n형 불순물 농도가 예를 들면, 3. 0∼7. 0×1015／㎤이고 두께 10∼15㎛ 정도로 되어 있다. n－형 드리프트층(2)의 불순물 농도는 깊이 방향에 있어서 일정해도 좋지만, 농도 분포에 경사를 부여하여, n－형 드리프트층(2) 중, n＋형 기판(1)측쪽이 n＋형 기판(1)으로부터 이격되는 측보다도 고농도로 되도록 할 수도 있다. 이와 같이 하면, n－형 드리프트층(2)의 내부 저항을 저감할 수 있기 때문에 온 저항을 저감하는 것이 가능하게 된다.
또, p형 베이스 영역(3)은 보론 또는 알루미늄 등의 p형 불순물 농도가 예를 들면, 5. 0×1016∼2, 0×1019／㎤, 두께 2. 0㎛ 정도로 구성되어 있다. n＋형 소스 영역(4)은 표층부에 있어서의 인 등의 n형 불순물 농도(표면 농도)가 예를 들면, 1. 0×1021／㎤, 두께 0. 5㎛ 정도로 구성되어 있다.
셀 영역에서는 p형 베이스 영역(3) 내에 있어서의 p형 베이스 영역(3)의 표면에 n＋형 소스 영역(4)이 남겨져 있으며, 이 n＋형 소스 영역(4) 및 p형 베이스 영역(3)을 관통하여 n－형 드리프트층(2)에 도달하도록 p＋형 디프층(deep layer)(5)이 형성되어 있다. p＋형 디프층(5)은 예를 들면, 표층부에 있어서의 보론 또는 알루미늄 등의 p형 불순물 농도(표면 농도)가 예를 들면, 1. 0×1019／㎤, 폭 0. 5㎛, 깊이 2. 7㎛ 정도로 구성되어 있다. 이 p＋형 디프층(5)은 후술하는 트렌치 게이트 구조를 구성하기 위한 트렌치(6)나 그 저부에 형성되는 p형 층(7)보다도 깊은 위치까지 형성되어 있으며, p＋형 디프층(5)의 저부에서 우선적으로 보디 브레이크가 발생하는 구조로 되어 있다. 본 실시 형태의 경우, p＋형 디프층(5)은 셀 영역 내에 있어서 셀 영역을 복수로 구획하도록 격자상으로 레이아웃되어 있는 것과 함께, 셀 영역의 외부 가장자리를 둘러싸도록 각부가 둥글게 된 사각형상으로 레이아웃되어 있다.
또, p형 베이스 영역(3) 및 n＋형 소스 영역(4)을 관통하여 n－형 드리프트층(2)에 도달하도록 예를 들면, 폭이 0. 5∼2. 0㎛, 깊이가 2. 0㎛ 이상(예를 들면, 2. 4㎛)인 트렌치(6)가 형성되어 있다. 이 트렌치(6)의 측면과 접하도록 상기한 p형 베이스 영역(3) 및 n＋형 소스 영역(4)이 배치되어 있다. 트렌치(6)는 도 1의 지면 좌우 방향을 폭 방향, 지면 수직 방향을 세로 방향, 지면 상하 방향을 깊이 방향으로 하는 라인상의 레이아웃으로 형성되어 있다. 도 2 및 도 3에서는 트렌치(6)의 저부 및 양 선단부의 코너부가 네모진 형상으로 되어 있지만, 둥글게 되어 있어도 상관없다.
또, 트렌치(6)는 복수개가 나열되는 것으로 각 트렌치(6)가 평행하게 배열된 스트라이프상으로 되어 있다. 각 트렌치(6)는 복수개씩 p＋형 디프층(5)에 의하여 구획된 각 영역에 배치되어 있으며, 그 내부에서 각 트렌치(6)가 등간격으로 배치되어 있다. 각 트렌치(6)의 간격은 예를 들면, 1∼2㎛로 되고, 오프 시에 트렌치(6)의 사이에 전계가 들어가지 않을 정도의 길이로 설정되어 있다. 또, 트렌치(6) 중, p＋형 디프층(5)에 가장 가까이 있는 것에서 p＋형 디프층(5)까지의 거리나 트렌치(6)의 양 선단에서 p＋형 디프층(5)까지의 거리는 함께 거리(a) 이하로 설정되어 있다. 거리(a)는 MOSFET의 오프 시에 빌트인 포텐셜에 기초하여 후술하는 p형 SiC층(7)으로부터 n－형 드리프트층(2)측으로 연장되는 공핍층 폭에 기초하여 설정되어 있으며, 이 공핍층 폭의 2배 이상이고, 또한 3배 이하로 되어 있다.
또한, 도 2 및 도 3에 나타내는 바와 같이, 트렌치(6) 내에는 p형 SiC층(7)이 형성되어 있다. 이 p형 SiC층(7)은 p형 불순물 농도가 예를 들면, 3×1017∼3×1018／㎤라는 비교적 고농도로 형성되어 있으며, 두께는 0. 2㎛ 정도로 되어 있다. 구체적으로는, p형 SiC층(7)은 트렌치(6)의 저부 및 세로 방향에 있어서의 양 선단부에도 형성되어 있다. 이하, p형 SiC층(7) 중, 트렌치(6)의 저부에 형성되어 있는 표면이 라운드 형상으로 되어 있는 부분을 저부 p형 층(7a)이라 하고, 트렌치(6)의 양 선단부에 형성되어 있는 표면이 라운드 형상으로 되어 있는 부분을 선단 p형 층(7b)이라 한다. 저부 p형 층(7a)은 라운드 형상 저부층에 상당하고, 선단 p형 층(7b)은 라운드 형상 선단층에 상당한다.
저부 p형 층(7a)은 트렌치(6)의 저면 상에 에피택셜 성장에 의하여 형성된 것이다. 저부 p형 층(7a)의 가장 얕은 위치는 p형 베이스 영역(3)의 저부보다도 깊게 되고, 가장 깊은 위치는 p＋형 디프층(7a)의 저부보다도 얕게 되어 있다. 이 때문에, p형 베이스 영역(3)과 저부 p형 층(7a)의 사이에 n－형 드리프트층(2)이 남도록 하여 채널 형성을 실시할 수 있도록 하면서, p＋형 디프층(5)의 저부에서 우선적으로 보디 브레이크가 발생하도록 할 수 있다. 또, 저부 p형 층(7a) 중의 상면은 둥그스름한 곡면으로 되어 있으며, 트렌치(6)의 양측면에 대하여 단차가 없는 매끄러운 상태로 접합되어 있다.
선단 p형 층(7b)도 트렌치(6)의 양 선단면 상에 에피택셜 성장에 의하여 형성된다. 선단 p형 층(7b) 중의 트렌치(6) 내측의 표면도 둥그스름한 곡면으로 되어 있으며, 트렌치(6)의 양측면에 대하여 대략 단차가 없는 상태로 접합된다.
이들 저부 p형 층(7a) 및 선단 p형 층(7b)에 의하여 p형 SiC층(7)이 구성된다. 이 때문에, p형 SiC층(7)은 저부 p형 층(7a)에 대해서는 p형 베이스 영역(3)으로부터 이간하여 배치되어 있지만, 선단 p형 층(7b)에 대해서는 p형 베이스 영역(3)에 접속되어 있다. 따라서, p형 SiC층(7)은 p형 베이스 영역(3)과 동 전위로 고정되고, 플로팅 상태로는 되지 않는 구조로 된다. 또한, p형 SiC층(7)은 트렌치(6)의 양측면에는 p형 SiC층(7)이 형성되어 있지 않다. 이 때문에, 트렌치(6)의 양측면에 있어서는, n－형 드리프트층(2)이나 p형 베이스 영역(3) 및 n＋형 소스 영역(4)이 노출된 상태로 되어 있다.
또한, 트렌치(6)의 내벽면은 게이트 절연막(8)으로 덮여 있으며, 게이트 절연막(8)의 표면에 형성된 도프드 Poly―Si로 구성된 게이트 전극(9)에 의해 트렌치(6) 내가 완전히 메워져 있다. 게이트 절연막(8)은 예를 들면, 트렌치(6)의 내벽면을 열산화한 열산화막 등에 의하여 구성되어 있으며, 게이트 절연막(8)의 두께는 트렌치(6)의 측면측과 저부측 모두에 100㎚ 정도로 되어 있다. 그리고 상기한 바와 같이, p형 SiC층(7)을 구성하는 저부 p형 층(7a)의 상면이나 선단 p형 층(7b)에 있어서의 트렌치(6) 내측의 표면이 둥그스름한 곡면으로 되어 있는 것으로, 게이트 절연막(8)의 저면도 둥그스름한 형상으로 된다. 이 때문에, 게이트 절연막(8)은 전체적으로 균일한 막두께로 구성되고, 트렌치(6)의 코너부에서 얇아진 부분 등이 없는 상태로 된다. 이와 같이 하여 트렌치 게이트 구조가 구성된다.
또, n＋형 소스 영역(4) 및 p＋형 디프층(5)의 표면이나 게이트 전극(9)의 표면에는 층간 절연막(10)을 통하여 소스 전극(11)이나 게이트 배선(도시하지 않음)이 형성되어 있다. 소스 전극(11) 및 게이트 배선은 복수의 금속(예를 들면, Ni／Al 등)으로 구성되어 있으며, 적어도 n형 SiC(구체적으로는, n＋형 소스 영역(4))와 접촉하는 부분은 n형 SiC와 오믹 접촉 가능한 금속으로 구성되고, 적어도 p형 SiC(구체적으로는, p＋형 디프층(5))와 접촉하는 부분은 p형 SiC와 오믹 접촉 가능한 금속으로 구성되어 있다. 또한, 이들 소스 전극(11) 및 게이트 배선은 층간 절연막(10) 상에 형성되는 것으로 전기적으로 절연되어 있으며, 층간 절연막(10)에 형성된 콘택트 홀(13)을 통하여 소스 전극(11)은 n＋형 소스 영역(4) 및 p＋형 디프층(5)을 통하여 p형 베이스 영역(3)과 전기적으로 접촉되며, 게이트 배선은 게이트 전극(9)과 전기적으로 접촉된다.
그리고 n＋형 기판(1)의 이면측에는 n＋형 기판(1)과 전기적으로 접속된 드레인 전극(12)이 형성되어 있다. 이와 같은 구조에 의해 n채널 타입의 반전형의 트렌치 게이트 구조인 MOSFET가 구성된다. 그리고 이와 같은 MOSFET가 p＋형 디프층(5)에 의하여 구획된 각 영역에 분할되어 배치되는 것으로 셀 영역이 구성된다.
한편, 외주 영역에서는 셀 영역과 마찬가지로, n－형 드리프트층(2)의 상부에 p형 베이스 영역(3)이 형성되어 있는데, p형 베이스 영역(3)을 관통하여 n－형 드리프트층(2)에 도달하도록 오목부(20)가 형성되는 것으로 메사 구조로 되어 있다. 이 때문에, 셀 영역으로부터 이격된 위치에서는 n＋형 소스 영역(4) 및 p형 베이스 영역(3)이 제거되어, n－형 드리프트층(2)이 노출된다.
또, 오목부(20)의 아래쪽에 위치하는 n－형 드리프트층(2)의 표층부에는 셀 영역을 둘러싸도록 복수개(도 1 중에서는 3개 기재되어 있다)의 p＋형 가드 링층(21)이 구비되어 있다. p＋형 가드 링층(21)은 가드 링으로서 기능할 수 있는 농도 및 깊이로 구성되어 있으면 좋지만, 본 실시 형태에서는 예를 들면, 보론 또는 알루미늄 등의 p형 불순물 농도 및 저부의 위치가 p＋형 디프층(5)과 같다. 그리고 도시하고 있지 않지만, 필요에 따라서 p＋형 가드 링층(21)보다도 외주에 EQR구조가 구비됨으로써 셀 영역을 둘러싸는 외주 내압 구조가 구비된 외주 영역이 구성될 수 있다.
이상과 같은 구조에 의해 본 실시 형태에 관련되는 SiC반도체 장치가 구성되어 있다. 계속해서, 본 실시 형태에 관련되는 SiC반도체 장치의 제조 방법에 대하여 도 4∼도 6을 참조해서 설명한다.
[도 4(a)에 나타내는 공정]
우선, 반도체 기판으로서, SiC로 이루어지는 n＋형 기판(1)의 주표면 상에 SiC로 이루어지는 n－형 드리프트층(2)과 p형 베이스 영역(3) 및 n＋형 소스 영역(4)이 차례로 에피택셜 성장된 트리플(triple) 에피택셜 기판을 준비한다.
[도 4(b)에 나타내는 공정]
n＋형 소스 영역(4)의 표면에 마스크재(도시하지 않음)를 배치한 후, 포토리소그래피에 의하여 마스크재 중의 p＋형 디프층(5) 및 p＋형 가드 링층(21)의 형성 예정 위치를 개구시킨다. 그리고 마스크재를 배치한 상태에서 RIE(Reactive Ion Etching) 등의 이방성 에칭을 실시하는 것으로 p＋형 디프층(5) 및 p＋형 가드 링층(21)의 형성 예정 위치에 트렌치(30)를 형성한다. 그 후, 마스크재를 제거한다.
[도 4(c)에 나타내는 공정]
트렌치(30) 내를 포함하여 n＋형 소스 영역(4)의 표면 전면에 p＋형 층을 에피택셜 성장시킨다. 구체적으로는, p＋형 층에 의하여 트렌치(30) 내가 매립되도록 한다. 그리고 연삭이나 CMP(Chemical Mechanical Polishing) 등에 의한 평탄화에 의하여 n＋형 소스 영역(4)의 표면을 노출시킨다. 이에 따라, p＋형 층은 트렌치(30) 내에만 남고, p＋형 층에 의하여 p＋형 디프층(5) 및 p＋형 가드 링층(21)이 구성된다.
[도 4(d)에 나타내는 공정]
n＋형 소스 영역(4)이나 p＋형 디프층(5) 및 p＋형 가드 링층(21)의 표면에 마스크재(도시하지 않음)를 배치한 후, 포토리소그래피에 의하여 마스크재 중의 트렌치(6) 및 오목부(20)의 형성 예정 위치를 개구시킨다. 그리고 마스크재를 배치한 상태에서 RIE 등의 이방성 에칭을 실시하는 것으로 셀 영역에서 트렌치(6)를 형성하는 것과 함께, 외주 영역에 오목부(20)를 형성한다. 그 후, 마스크재를 제거한다.
또한, 이 도 4(d)에서 도 5(a), (b)의 각 공정의 모양에 대해서는 도 6 중에 나타내고 있으며, 도 6(a)가 트렌치(6)의 사시 단면의 이미지도이고, 도 6(b)가 각 공정 중에 있어서의 도 6(a) 중의 XY평면, YZ평면, ZX평면에서의 단면을 나타내고 있다. 따라서, 본 공정을 실시했을 때의 상태에서는 도 6(b)에 나타내는 바와 같이, 트렌치(6)의 저부 및 양 선단부의 코너부가 네모진 상태로 되어 있다.
[도 5(a)에 나타내는 공정]
에피택셜 성장 장치를 이용하여 트렌치(6) 내를 포함하여 p형 층(SiC층)(31)을 에피택셜 성장시킨다. 예를 들면, p형 층(31)을 p형 불순물 농도가 예를 들면, 3×1017∼3×1018／㎤라는 비교적 고농도로 형성한다. 이때, 도 6(b)에 나타내는 바와 같이, 트렌치(6)의 저부 및 양 선단부의 표면에 있어서, 트렌치(6)의 양측면이나 n＋형 소스 영역(4) 등의 표면보다도 p형 층(31)이 두껍게 형성된다.
[도 5(b)에 나타내는 공정]
p형 층(31)의 형성에 이용한 에피택셜 성장 장치에 있어서, 온도를 낮추지 않고 연속적으로 수소 에칭을 실시하는 것으로 p형 층(31)을 등방적으로 에칭하는 것과 함께, 트렌치 에칭의 손상 제거를 실시한다. 이와 같이 동일한 에피택셜 성장 장치 내에 있어서 연속적으로 수소 에칭을 실시하도록 하는 것으로 제조 공정의 간략화를 꾀하는 것이 가능하게 된다. 예를 들면, 1600도 이상의 감압 하에 있어서의 수소 분위기, 예를 들면, 1625℃, 2. 7×104Pa(200Torr)의 고온 수소 분위기에서의 수소 에칭을 실시한다. 이에 따라, 트렌치 에칭의 손상이 제거되는 것과 함께, p형 층(31) 중의 트렌치(6)의 양측면이나 n＋형 소스 영역(4) 등의 표면에 형성된 부분은 완전히 제거되어 베이스가 노출되고, 트렌치(6)의 저부 및 양 선단부의 표면에 형성된 부분이 남은 상태가 된다. 이와 같이 하여 도 6(b)에 나타내는 바와 같이, p형 층(31) 중, 트렌치(6) 저부의 표면에 형성된 부분에 의하여 저부 p형 층(7a)이 구성되고, 트렌치(6)의 양 선단부의 표면에 형성된 부분에 의하여 선단 p형 층(7b)이 구성되어, p형 SiC층(7)이 형성된다.
[도 5(c)에 나타내는 공정]
웨트 분위기에 의한 열산화에 의하여 게이트 절연막(8)을 형성한 후, 게이트 절연막(8)의 표면에 도프드 Poly―Si층을 성막하고, 이 도프드 Poly―Si층을 패터닝하는 것으로 트렌치(6) 내에 남겨서, 게이트 전극(9)을 형성한다. 이후의 공정에 대해서는 종래와 동일하고, 층간 절연막(10)의 형성 공정, 포토ㆍ에칭에 의한 콘택트 홀 형성 공정, 전극 재료를 디포지션한 후, 패터닝하는 것으로 소스 전극(11)이나 게이트 배선층을 형성하는 공정, n＋형 기판(1)의 이면에 드레인 전극(12)을 형성하는 공정 등을 실시하는 것으로 도 2에 나타내는 트렌치 게이트 구조의 MOSFET가 셀 영역에 구비되고, 셀 영역을 둘러싸는 p＋형 디프층(5) 및 p＋형 가드 링층(21)이 외주 영역에 구비된 SiC반도체 장치가 완성된다.
이상 설명한 바와 같이, 본 실시 형태에서는 트렌치(6)의 저부에 위치하는 저부 p형 층(7a)과 트렌치(6)의 양 선단부에 형성한 선단 p형 층(7b)에 의하여 p형 SiC층(7)을 구성하고, 선단 p형 층(7b)을 통하여 저부 p형 층(7a)이 p형 베이스 영역(3)과 연결되는 구조로 되어 있다.
이와 같은 구조의 SiC반도체 장치에서는 MOSFET의 오프 시에는 빌트인 포텐셜에 기초하여 저부 p형 층(7a)에서 n－형 드리프트층(2)으로 연장되는 공핍층에 의해 전계가 들어가기 어려워지도록 할 수 있다. 따라서, 고내압을 얻는 것이 가능하게 된다.
한편, MOSFET를 오프에서 온으로 스위칭할 때에는 선단 p형 층(7b)을 통하여 저부 p형 층(7a)이 p형 베이스 영역(3)과 연결되어 있어서 플로팅 상태로 되어 있지 않기 때문에 선단 p형 층(7b)을 통하여 저부 p형 층(7a)에 즉시 홀이 공급된다. 이 때문에, 고스위칭 스피드를 얻는 것이 가능하게 된다.
또, 트렌치(6) 중, p＋형 디프층(5)에 가장 가까이에 있는 것에서 p＋형 디프층(5)까지의 거리나 트렌치(6)의 양 선단으로부터 p＋형 디프층(5)까지의 거리를 거리(a) 이하로 설정한다. 그리고 거리(a)를 오프 시에 p형 SiC층(7)으로부터 n－형 드리프트층(2)측으로 연장되는 공핍층 폭의 2배 이상, 또한 3배 이하로 한다. 이와 같이, 거리(a)를 공핍층 폭의 2배 이상으로 하고 있기 때문에 온 시의 전류 경로가 지나치게 좁아져서 온 저항이 증대하는 것을 억제할 수 있다. 또, 거리(a)를 공핍층 폭의 3배 이하로 하고 있기 때문에 각 트렌치 게이트 구조와 p＋형 디프층(5)의 사이에 있어서도 오프 시의 전계가 들어가는 것을 방지할 수 있어서, 보다 게이트 절연막(8)이 파괴되는 것을 방지할 수 있다.
또한, 이와 같이, 트렌치(6)의 저면에 p형 SiC층(7)을 구비하고 있어서 전계가 들어가지 않도록 할 수 있기 때문에 p＋형 디프층(5)을 각 트렌치(6)의 사이 전체에 배치하지 않아도 된다. 이 때문에, 셀 영역 내에 있어서의 트렌치 게이트 구조가 차지하는 비율, 즉, 셀 유효 면적을 크게 하는 것이 가능하게 되어, 보다 온 저항을 저감하는 것이 가능하게 된다. 또한, p＋형 디프층(5)을 트렌치(6)로부터 이격하고 있기 때문에 보디 브레이크 시의 브레이크 다운 전류가 게이트 절연막(8)의 근처에 흐르지 않도록 할 수 있다. 이 때문에, 게이트 절연막(8)의 신뢰성도 확보된다.
그리고 이와 같은 구조의 SiC반도체 장치에 있어서, 트렌치(6) 내에 p형 층(31)을 에피택셜 성장에 의하여 형성한 후, 수소 에칭에 의하여 p형 층(31)을 트렌치(6)의 저부 및 양 선단부에만 남기는 것으로 p형 SiC층(7)을 형성하고 있다. 즉, p형 층(31) 중, 트렌치(6)의 측면에 형성된 부분을 제거하도록 하고 있다. 이와 같이, 에피택셜 성장에 의하여 저부 p형 층(7a) 및 선단 p형 층(7b)을 포함하는 p형 SiC층(7)을 형성할 수 있고, 경사 이온 주입에 의하지 않고 p형 SiC층(7)을 형성할 수 있으며, 덧붙여서 수소 에칭의 효과로서 트렌치 형성 시에 발생한 손상이 제거되고, 트렌치 표면의 요철도 저감되기 때문에 채널 이동도 향상, 게이트 절연막 수명도 향상한다. 또한, 경사 이온 주입이 별도로 필요해지지 않기 때문에 이온 주입 장치에 이동시키는 등, 제조 공정이 번잡해지는 것을 억제할 수 있어서, 제조 비용을 억제할 수 있다. 또, 이온 주입에 의한 결함 손상도 없기 때문에 드레인 누설을 억제할 수 있어서, 트렌치(6)의 측면에 p형 SiC층(7)이 남는 것을 확실하게 방지하는 것이 가능하게 된다.
또한, 본 실시 형태에서는 p＋형 디프층(5)이나 p＋형 가드 링층(21)을 트렌치(30) 내에 에피택셜 성장에 의하여 매립하는 것으로 형성한 매립 에피택셜형의 것으로 했지만, 이온 주입에 의하여 형성해도 좋다.
(제 2 실시 형태)
본 개시의 제 2 실시 형태에 대하여 설명한다. 본 실시 형태는 제 1 실시 형태에 대하여 p＋형 디프층(5)의 구성을 변경한 것이고, 그 밖에 관해서는 제 1 실시 형태와 동일하기 때문에 제 1 실시 형태와 다른 부분에 대해서만 설명한다.
도 7에 나타내는 SiC반도체 장치도 반도체 소자가 형성되는 셀 영역과 외주 영역을 가진 구성으로 되어 있지만, 셀 영역 중에 형성된 p＋형 디프층(5)의 레이아웃이 제 1 실시 형태에 대하여 변경되어 있다. 구체적으로는, 도 8의 확대도에 나타낸 바와 같이, 트렌치 게이트 구조를 세로 방향에서 복수로 분할하고, 그 분할한 각 트렌치 게이트 구조의 선단부에 겹치도록 p＋형 디프층(5)이 배치되게 하고 있다. 그리고 p＋형 디프층(5)은 병렬로 나열된 복수의 트렌치 게이트 구조와 연속적으로 교차하도록 라인 형상으로 구성되고, 도 9에 나타내는 바와 같이, 각 트렌치(6)의 아래쪽까지 들어가도록 배치되어 있다.
또, 각 트렌치의 게이트 전극(9)을 접속하는 트렌치 외 게이트 전극(trench-outside gate electrode)에 대해서는, 도 8에 있어서 파선으로 나타낸 바와 같이, 분할된 각 트렌치 게이트 구조의 중앙에서 교차하도록 배치되어 있다. 그리고 도 10에 나타내는 바와 같이, 제 1 실시 형태와 마찬가지로, n＋형 소스 영역(4)과 소스 전극(11)의 전기적 접속에 대해서는, 각 트렌치 게이트 구조의 사이에 있어서 층간 절연막(10)에 형성된 콘택트 홀(13)을 통하여 실시하고 있다. 이 콘택트 홀(13)이 도 8에 나타내는 바와 같이, 트렌치 게이트 구조와 대향하는 위치뿐만 아니라, 트렌치 게이트 구조가 분할되어 있는 위치에 있어서도 연장 설치되고, 이 부분을 통하여 p＋형 디프층(5)과 소스 전극(11)의 전기적 접속도 실시하고 있다.
이와 같이, p＋형 디프층(5)을 트렌치 게이트의 단부에만 구비한 구조로 할 수도 있다. 이와 같은 구성으로 하면, p＋형 디프층(5)의 면적을 한정할 수 있고, 셀 영역 내에 있어서의 트렌치 게이트 구조가 차지하는 비율, 즉, 셀 유효 면적을 크게 하는 것이 가능하게 되어, 보다 온 저항을 저감하는 것이 가능하게 된다. 또한, p＋형 디프층(5)을 트렌치 게이트 구조 중의 채널 형성 영역으로부터 이격할 수 있기 때문에 보디 브레이크 시의 브레이크 다운 전류가 게이트 절연막(8) 중, 채널 형성 영역에 접하는 부분의 근처에 흐르지 않도록 할 수 있다. 이 때문에, 핫 캐리어에 의한 게이트 절연막(8)의 악화를 방지할 수 있어서, 게이트 절연막(8)의 신뢰성 향상을 도모하는 것이 가능하게 된다.
이와 같은 구조의 SiC반도체 장치에 대해서도 상면 레이아웃이 다르지만, 제 1 실시 형태의 SiC반도체 장치와 같은 제조 방법에 의하여 제조할 수 있어서, p형 SiC층(7)에 대해서는 에피택셜 성장 및 수소 에칭에 의하여 형성하는 것이 가능하게 된다. 따라서, p형 SiC층(7)을 경사 이온 주입에 의하여 형성하지 않고 완료되기 때문에 제 1 실시 형태와 동일한 효과를 얻을 수 있다.
(제 3 실시 형태)
본 개시의 제 3 실시 형태에 대하여 설명한다. 본 실시 형태는 제 1 실시 형태에 대하여 p＋형 디프층(5)을 없애서 트렌치 게이트 구조의 구성을 변경한 것이고, 그 밖에 관해서는 제 1 실시 형태와 동일하기 때문에 제 1 실시 형태와 다른 부분에 대해서만 설명한다.
도 11에 나타내는 SiC반도체 장치도 반도체 소자가 형성되는 셀 영역과 외주 영역을 가진 구성으로 되어 있지만, 셀 영역 중에 p＋형 디프층(5)을 형성하고 있지 않은 구조로 되어 있다. 또, 도 12에 나타낸 바와 같이, 본 실시 형태의 트렌치 게이트 구조는 트렌치(6)를 깊게 하면서 트렌치(6)의 저부 및 양 선단부에 있어서 p형 SiC층(7)(저부 p형 층(7a) 및 선단 p형 층(7b))을 형성하는 것과 함께, 게이트 절연막(8)을 두껍게 한 구조로 되어 있다. 또한, 도 12의 영역(R3)은 도 3과 동일한 상면 레이아웃으로 되어 있다.
이와 같은 SiC반도체 장치에서도 선단 p형 층(7b)을 통하여 p형 베이스 영역(3)과 저부 p형 층(7a)이 연결되고, p형 SiC층(7)이 플로팅 상태로 되지 않도록 할 수 있어서, 스위칭 특성의 악화를 억제하는 것이 가능하게 된다. 이 경우, 특허 문헌 2와 마찬가지로, p형 층(7b)의 농도를 p형 층(7a)에 비교하여 낮게 할 필요가 있으며, 주표면이 (0001)Si면을 이용하는 것으로 용이하게 실현된다. 이것은 (0001)Si면에 비교하여 그에 수직인 (1―100)m면, (11―20)a면에서의 p형 불순물의 편입 효율이 낮기 때문이다. 이에 따라, p형 베이스 영역과 n－형 드리프트층(2) 중, 저부 p형 층(7a) 주위의 공핍층의 상하로 나뉘어진 부분과 그 공핍층에 의하여 의사적으로 PNPN구조가 구성되어, 고내압화를 꾀할 수 있다. 이와 같이 하여, 고내압, 낮은 온 저항, 고스위칭 스피드의 양립을 꾀할 수 있도록 할 수 있다.
이와 같은 구조의 SiC반도체 장치의 제조 방법은 p＋형 가드 링층(21)의 형성 시에 p＋형 디프층(5)을 형성하지 않는 것, 게이트 절연막(8)의 형성 공정을 변경하는 것 이외는, 기본적으로는 제 1 실시 형태와 동일하다. 게이트 절연막(8)의 형성 공정으로서는 예를 들면, 트렌치(6)의 저부 및 양 선단부에 에피택셜 성장 및 수소 에칭에 의하여 p형 SiC층(7)을 형성하고 나서 CVD법에 의하여 절연막을 퇴적하고, 이것을 에칭하여 트렌치(6)의 저부에 남기고 나서 다시 열산화를 실시한다는 공정을 적용할 수 있다. 이와 같이, 본 실시 형태의 SiC반도체 장치에 대해서도, p형 SiC층(7)을 경사 이온 주입에 의하여 형성하지 않고 완료되기 때문에 제 1 실시 형태와 동일한 효과를 얻을 수 있다.
(다른 실시 형태)
상기 각 실시 형태에서는 본 개시를 적용한 경우의 일례에 대하여 설명했지만, 적절히 설계 변경 등을 실시할 수 있다. 예를 들면, 상기 각 실시 형태에서는 게이트 절연막(8)의 예로서 열산화에 의한 산화막을 들었지만, 열산화에 의하지 않는 산화막 또는 질화막 등을 포함하는 것이어도 상관없다. 또, 드레인 전극(12)의 형성 공정에 관해서도, 소스 전극(11)의 형성 전 등으로 해도 상관없다.
또, 반도체 기판으로서 트리플 에피택셜 기판을 이용하지 않아도 좋다. 예를 들면, n＋형 기판(1) 상에 에피택셜 성장시킨 n－형 드리프트층(2)의 표층부에 p형 불순물을 이온 주입하는 것으로 p형 베이스 영역(3)을 형성하고, p형 베이스 영역(3)의 표층부에 n형 불순물을 이온 주입하는 것으로 n＋형 소스 영역(4)을 형성한 것을 반도체 기판으로서 이용해도 좋다.
또, 상기 각 실시 형태에서는 제 1 도전형을 n형, 제 2 도전형을 p형으로 한 n채널 타입의 MOSFET를 예로 들어서 설명했지만, 각 구성 요소의 도전형을 반전시킨 p채널 타입의 MOSFET에 대해서도 본 개시를 적용할 수 있다. 또, 상기 설명에서는 트렌치 게이트 구조의 MOSFET를 예로 들어서 설명했지만, 동일한 트렌치 게이트 구조의 IGBT에 대해서도 본 개시를 적용할 수 있다. IGBT는 상기 각 실시 형태에 대하여 기판(1)의 도전형을 n형에서 p형으로 변경할 뿐이고, 그 밖의 구조나 제조 방법에 관해서는 상기 각 실시 형태와 동일하다.
또한, 상기 각 실시 형태에서는 트렌치(6)의 세로 방향에 있어서의 양 선단부에 라운드 형상으로 되어 있는 선단 p형 층(7b)이 형성되도록 하고 있지만, 적어도 한쪽의 선단부에 형성되어 있으면, 그 단부에서는 게이트 절연막(8)이 균일한 막두께로 형성된다. 이에 따라, 상기한 효과를 얻을 수 있다.
본 개시는 실시예에 준거하여 기술되었지만, 본 개시는 해당 실시예나 구조에 한정되는 것은 아니라고 이해된다. 본 개시는 여러 가지 변형예나 균등 범위 내의 변형도 포함한다. 덧붙여서, 여러 가지 조합이나 형태, 나아가서는 그들에 1요소만, 그 이상 또는 그 이하를 포함하는 다른 조합이나 형태도 본 개시의 범주나 사상 범위에 들어가는 것이다.

Claims (13)

  1. 제 1 또는 제 2 도전형의 탄화규소 기판(1)의 주표면 상에 형성된 탄화규소로 이루어지는 제 1 도전형의 드리프트층(2) 상에, 탄화규소로 이루어지는 제 2 도전형의 베이스 영역(3)이 형성되어 있는 것과 함께, 상기 베이스 영역의 위에 탄화규소로 이루어지는 제 1 도전형의 소스 영역(4)이 형성된 반도체 기판이 이용되고 있으며, 상기 베이스 영역보다도 깊은 트렌치(6) 내에 게이트 절연막(8)이 형성되어 있는 것과 함께, 상기 게이트 절연막 상에 게이트 전극(9)이 형성되는 것으로 트렌치 게이트 구조가 구성되고, 상기 소스 영역 및 상기 베이스 영역에 대하여 전기적으로 접속된 소스 전극(11) 및 상기 탄화규소 기판의 이면에 전기적으로 접속된 드레인 전극(12)을 갖는 반도체 스위칭 소자를 구비한 탄화규소 반도체 장치의 제조 방법으로서,
    에칭에 의해 상기 소스 영역 및 상기 베이스 영역을 관통하여 상기 드리프트층에 도달하고, 또한 일방향을 세로 방향으로 하는 라인 형상으로 상기 트렌치를 형성하는 트렌치 에칭 공정과,
    에피택셜 성장에 의해 상기 트렌치 내에 제 2 도전형의 탄화규소층(31)을 형성한 후, 수소 에칭을 실시함으로써 탄화규소층을 상기 트렌치의 저부 및 상기 트렌치의 세로 방향의 선단부에만 남기는 것으로 상기 트렌치의 저부에 위치하는 라운드 형상 저부층(7a)과 상기 트렌치의 선단부에 위치하는 라운드 형상 선단층(7b)을 갖는 제 2 도전형 층(7)을 형성하는 공정을 포함하고 있는
    탄화규소 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제 2 도전형 층을 형성하는 공정에서는 상기 탄화규소층을 형성할 때에 이용하는 에피택셜 성장 장치 내에 있어서, 온도를 낮추지 않고 연속적으로 상기 수소 에칭을 실시하는 것으로 상기 제 2 도전형 층을 형성하는
    탄화규소 반도체 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 트렌치 에칭 공정 전에, 상기 트렌치보다도 깊은 제 2 도전형의 디프층(5)을 형성하는 공정을 갖고,
    상기 디프층을 형성하는 공정 및 상기 트렌치 에칭 공정에서는 상기 디프층을 상기 트렌치로부터 이간하여 배치하고, 상기 트렌치의 측면 또는 선단으로부터 상기 디프층까지의 거리(a)가 상기 반도체 스위칭 소자의 오프 시에 빌트인 포텐셜에 기초하여 상기 저부층으로부터 상기 드리프트층측으로 연장되는 공핍층 폭의 3배 이하로 되도록 상기 트렌치 및 상기 디프층을 레이아웃하는
    탄화규소 반도체 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 디프층을 형성하는 공정 및 상기 트렌치 에칭 공정에서는 상기 거리가 상기 공핍층 폭의 2배 이상으로 되도록 상기 트렌치 및 상기 디프층을 레이아웃하는
    탄화규소 반도체 장치의 제조 방법.
  5. 제3항에 있어서,
    상기 트렌치 에칭 공정에서는 상기 트렌치를 복수개 병렬로 배치하고,
    상기 디프층을 형성하는 공정에서는 복수개의 상기 트렌치 중의 복수가 상기 디프층에 의하여 둘러싸여지는 평면 레이아웃으로 하는
    탄화규소 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 트렌치 에칭 공정 전에, 상기 트렌치보다도 깊은 제 2 도전형의 디프층(5)을 형성하는 공정을 갖고,
    상기 트렌치 에칭 공정에서는 상기 트렌치를 상기 세로 방향에 있어서 복수로 분할한 레이아웃으로 하고,
    상기 디프층을 형성하는 공정에서는 분할된 각 트렌치의 선단부에 겹치도록 상기 제 2 도전형 층을 배치하는
    탄화규소 반도체 장치의 제조 방법.
  7. 제1항, 제2항 및 제6항 중 어느 한 항에 있어서,
    상기 제 1 또는 제 2 도전형의 탄화규소 기판(1)의 주표면이 (0001)Si면이고,
    상기 제 2 도전형 층을 형성하는 공정 후, 상기 트렌치 내에 상기 게이트 절연막을 형성하는 공정을 갖고, 상기 게이트 절연막을 형성하는 공정에서는 상기 게이트 절연막을 상기 트렌치의 저부에서 상기 트렌치의 측면보다도 두껍게 형성하고, 상기 반도체 스위칭 소자의 오프 시에 상기 라운드 형상 선단층(7b)이 완전 공핍화함으로써 상기 드리프트층이 상하로 분할되도록 하는
    탄화규소 반도체 장치의 제조 방법.
  8. 탄화규소로 이루어지는 제 1 또는 제 2 도전형의 기판(1)과,
    상기 기판의 위에 설치되어, 상기 기판보다도 저불순물 농도로 된 제 1 도전형의 탄화규소로 이루어지는 드리프트층(2)과,
    상기 드리프트층의 위에 설치된 제 2 도전형의 탄화규소로 이루어지는 베이스 영역(3)과,
    상기 베이스 영역의 상층부에 설치되어, 상기 드리프트층보다도 고불순물 농도로 된 제 1 도전형의 탄화규소로 이루어지는 소스 영역(4)과,
    상기 소스 영역의 표면으로부터 상기 베이스 영역보다도 깊게까지 설치되고, 일방향을 세로 방향으로 하여 선단부를 가지며, 저부가 직사각형의 형상으로 된 트렌치(6)와,
    에피택셜 성장에 의해 상기 트렌치의 저부 및 상기 트렌치의 세로 방향의 선단부에만 설치되고, 상기 트렌치의 저부에 설치된 라운드 형상 저부층(7a)과 상기 트렌치의 선단부에 설치된 라운드 형상 선단층(7b)에 의하여 구성된 제 2 도전형의 탄화규소로 이루어지는 제 2 도전형 층(7)과,
    상기 제 2 도전형 층 상에 있어서 상기 트렌치의 내벽면에 설치된 게이트 절연막(8)과,
    상기 트렌치 내에 있어서, 상기 게이트 절연막의 위에 설치된 게이트 전극(9)과,
    상기 소스 영역 및 상기 베이스 영역에 전기적으로 접속된 소스 전극(11)과,
    상기 기판의 이면측에 설치된 드레인 전극(12)을 구비하고,
    상기 게이트 전극으로의 인가 전압을 제어하는 것으로 상기 트렌치의 측면에 위치하는 상기 베이스 영역의 표면부에 반전형의 채널 영역을 형성하고, 상기 소스 영역 및 상기 드리프트층을 통하여 상기 소스 전극 및 상기 드레인 전극의 사이에 전류를 흘리는 반전형의 트렌치 게이트 구조의 반도체 스위칭 소자를 갖고 이루어지고,
    상기 트렌치로부터 이간하여 배치되어, 상기 트렌치보다도 깊고, 또한 상기 소스 전극에 전기적으로 접속된 제 2 도전형의 디프층(5)을 가지며,
    상기 트렌치의 측면 또는 선단으로부터 상기 디프층까지의 거리(a)가 상기 반도체 스위칭 소자의 오프 시에 빌트인 포텐셜에 기초하여 상기 저부층으로부터 상기 드리프트층측으로 연장되는 공핍층 폭의 3배 이하로 되어 있는
    탄화규소 반도체 장치.
  9. 삭제
  10. 제8항에 있어서,
    상기 거리가 상기 공핍층 폭의 2배 이상으로 되어 있는
    탄화규소 반도체 장치.
  11. 제8항에 있어서,
    상기 트렌치는 복수개 병렬로 배치되고, 복수개의 상기 트렌치 중의 복수가 상기 디프층에 의하여 둘러싸여진 평면 레이아웃으로 되어 있는
    탄화규소 반도체 장치.
  12. 탄화규소로 이루어지는 제 1 또는 제 2 도전형의 기판(1)과,
    상기 기판의 위에 설치되어, 상기 기판보다도 저불순물 농도로 된 제 1 도전형의 탄화규소로 이루어지는 드리프트층(2)과,
    상기 드리프트층의 위에 설치된 제 2 도전형의 탄화규소로 이루어지는 베이스 영역(3)과,
    상기 베이스 영역의 상층부에 설치되어, 상기 드리프트층보다도 고불순물 농도로 된 제 1 도전형의 탄화규소로 이루어지는 소스 영역(4)과,
    상기 소스 영역의 표면으로부터 상기 베이스 영역보다도 깊게까지 설치되고, 일방향을 세로 방향으로 하여 선단부를 가지며, 저부가 직사각형의 형상으로 된 트렌치(6)와,
    에피택셜 성장에 의해 상기 트렌치의 저부 및 상기 트렌치의 세로 방향의 선단부에만 설치되고, 상기 트렌치의 저부에 설치된 라운드 형상 저부층(7a)과 상기 트렌치의 선단부에 설치된 라운드 형상 선단층(7b)에 의하여 구성된 제 2 도전형의 탄화규소로 이루어지는 제 2 도전형 층(7)과,
    상기 제 2 도전형 층 상에 있어서 상기 트렌치의 내벽면에 설치된 게이트 절연막(8)과,
    상기 트렌치 내에 있어서, 상기 게이트 절연막의 위에 설치된 게이트 전극(9)과,
    상기 소스 영역 및 상기 베이스 영역에 전기적으로 접속된 소스 전극(11)과,
    상기 기판의 이면측에 설치된 드레인 전극(12)을 구비하고,
    상기 게이트 전극으로의 인가 전압을 제어하는 것으로 상기 트렌치의 측면에 위치하는 상기 베이스 영역의 표면부에 반전형의 채널 영역을 형성하고, 상기 소스 영역 및 상기 드리프트층을 통하여 상기 소스 전극 및 상기 드레인 전극의 사이에 전류를 흘리는 반전형의 트렌치 게이트 구조의 반도체 스위칭 소자를 갖고 이루어지고,
    상기 트렌치보다도 깊고, 또한 상기 소스 전극에 전기적으로 접속된 제 2 도전형의 디프층(5)을 가지며,
    상기 트렌치는 상기 세로 방향에 있어서 복수로 분할되어 있는 것과 함께, 분할된 각 트렌치의 선단부에 겹치도록 상기 제 2 도전형의 디프층이 배치되어 있는
    탄화규소 반도체 장치.
  13. 제8항과, 제 10항 내지 제12항 중 어느 한 항에 있어서,
    상기 제 1 또는 제 2 도전형의 탄화규소 기판(1)의 주표면이 (0001)Si면이고,
    상기 게이트 절연막은 상기 트렌치의 저부에 있어서 상기 트렌치의 측면보다도 두껍고,
    상기 반도체 스위칭 소자의 오프 시에 상기 라운드 형상 선단층(7b)이 완전 공핍화함으로써 상기 드리프트층이 상하로 분단되는
    탄화규소 반도체 장치.
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