CN104380442B - 碳化硅半导体装置及其制造方法 - Google Patents

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Abstract

在SiC半导体装置的制造方法中，通过外延生长在沟槽(6)内形成p型层(31)之后，通过氢蚀刻，将p型层(31)仅保留在沟槽(6)的底部及两末端部，从而形成p型SiC层(7)。即，去除p型层(31)中形成在沟槽(6)的侧面的部分。由此，能够不通过倾斜离子注入来形成p型SiC层(7)。因此，不需要另行进行倾斜离子注入，因此能够抑制移动离子注入装置等制造工序变得麻烦的情况，能够抑制制造成本。此外，还没有离子注入引起的缺陷损坏，因此能够抑制漏极泄漏，能够切实地防止在沟槽(6)的侧面残留p型SiC层(7)。因此，能够制造能够同时实现高耐压和高开关速度的SiC半导体装置。

Description

碳化硅半导体装置及其制造方法
关联申请的相互参照
本发明基于2012年6月14日申请的日本申请号2012-134917号，在此援引其记载内容。
技术领域
本发明涉及一种具有沟槽栅构造的半导体开关元件的碳化硅(以下称为SiC)半导体装置及其制造方法。
背景技术
在具有半导体开关元件的半导体装置中，在流过更大电流方面，提高沟道密度是有效的。在硅晶体管中，为了提高沟道密度，采用沟槽栅构造的MOSFET，且得到了实用化。该沟槽栅构造是还能够适用于SiC半导体装置的构造，由于SiC的击穿电场强度是硅的10倍，因此在向SiC半导体装置施加了硅器件的近10倍电压的状态下使用。因此，在将沟槽栅构造应用于SiC半导体装置的情况下，对形成在沟槽内的栅绝缘膜也施加硅器件的近10倍强度的电场，在沟槽的角部，栅绝缘膜容易击穿。
作为解决这种问题的方案，在专利文献1中，提出了向比构成沟槽栅构造的沟槽的底部(底面)更靠下方的位置离子注入p型杂质来形成p型层的构造。通过形成这种p型层，能够缓和沟槽的底部的电场集中，能够防止栅绝缘膜的击穿。
然而，在专利文献1所记载的构造的情况下，在沟槽的整个底部这一宽广的范围形成p型层，且p型层成为浮动状态，因此开关特性劣化。
因此，在专利文献2中，提出了在沟槽底部形成p型层，并且将沟槽设置得较深且在沟槽底部将栅绝缘膜设置得较厚的构造中，在沟槽的长边方向的两端部也形成有低浓度p型层的构造。具体地说，在沟槽的长边方向的两端部通过进行倾斜离子注入来形成低浓度p型层。由此，p型基极区域和沟槽的底部的p型层通过沟槽的两端部的低浓度p型层连结，p型层不会成为浮动状态，因此能够抑制开启时的开关特性的劣化。此外，在截止时，沟槽两端部的低浓度p型层被完全耗尽，沟槽底部的p型层成为浮动状态，因此能够将n-型漂移层上下分割。由此，由p型基极区域、n-型漂移层中被分在p型层周围的耗尽层的上下方的部分、以及该耗尽层，假性地构成PNPN构造，从而实现了高耐压化。这样，能够同时实现高耐压、低导通电阻、高开关速度。
现有技术文献
专利文献
专利文献1：日本特开平10-98188号公报
专利文献2：日本特开2007-242852号公报
发明内容
然而，在专利文献2所记载的构造的情况下，通过对沟槽的长边方向的两端部进行倾斜离子注入来形成低浓度p型层。因此，p型基极区域和沟槽的底部的p型层连结，能够防止p型层成为浮动状态，但是由于需要另行进行倾斜离子注入，因此移动离子注入装置等制造工序变得麻烦，制造成本升高。此外，离子注入引起的缺陷损坏导致漏极泄漏。此外，在离子注入的情况下，若沟槽的侧面不垂直，则在沟槽侧面的整个表面上，n-型漂移层p型化，不进行FET动作，而将沟槽的侧面加工成垂直是很难的。
本发明鉴于上述问题，其第1目的在于，提供一种不依赖于离子注入，而能够同时实现高耐压和高开关速度的SiC半导体装置的制造方法。此外，第2目的在于，提供能够更切实地同时实现高耐压和高开关速度的SiC半导体装置。
根据本发明的第一方式，一种具备半导体开关元件的SiC半导体装置的制造方法，包括以下工序：沟槽蚀刻工序，通过蚀刻，形成贯通源极区域及基极区域而到达漂移层、且将一个方向设为长边方向的线状的沟槽；以及通过外延生长，在沟槽内形成第2导电型的碳化硅层之后，通过进行氢蚀刻，将碳化硅层仅保留在沟槽的底部及该沟槽的长边方向的末端部，从而形成具有位于沟槽的底部的圆弧形状底部层和位于该沟槽的末端部的圆弧形状末端层的第2导电型层的工序。
这样，通过外延生长在沟槽内形成碳化硅层之后，通过氢蚀刻，将碳化硅层仅保留在沟槽的底部及沟槽的长边方向的末端部来形成第2导电型层。即，去除碳化硅层中的形成在沟槽的侧面上的部分。这样能够通过外延生长形成包括圆弧形状底部层及圆弧形状末端层的第2导电型层，能够不通过倾斜离子注入来形成第2导电型层。因此，不需要另行进行倾斜离子注入，因此能够抑制移动离子注入装置等制造工序变得麻烦的情况，能够抑制制造成本。此外，还没有离子注入引起的缺陷损坏，因此能够抑制漏极泄漏，能够切实地防止在沟槽的侧面残留第2导电型层。因此，能够不通过离子注入来制造能够同时实现高耐压和高开关速度的SiC半导体装置。
根据本发明的第二方式，在形成第2导电型层的工序中，在形成碳化硅层时使用的外延生长装置内，不降温地连续进行氢蚀刻来形成第2导电型层。这样在同一外延生长装置内还进行氢蚀刻，从而能够实现制造工序的简化。
根据本发明的第三方式，一种SiC半导体装置，具有反转型(Inversion type)的沟槽栅构造的半导体开关元件，该半导体开关元件通过控制向栅电极施加的电压，在位于沟槽的侧面的基极区域的表面部形成反转型的沟道区域，经由源极区域及漂移层，在源电极与漏电极之间流过电流，该SiC半导体装置具有：沟槽，从源极区域的表面设置到比基极区域深的位置，是将一个方向设为长边方向而具有末端部的形状；以及由第2导电型的碳化硅构成的第2导电型层，仅在沟槽的底部及沟槽的长边方向的末端部通过外延生长来形成，由形成在沟槽的底部的圆弧形状底部层和形成在沟槽的末端部的圆弧形状末端层构成。
这样，由位于沟槽的底部的底部层和形成在沟槽的两末端部的末端层构成第2导电型层，成为底部层经由末端层与基极区域连结的构造。在这种构造的SiC半导体装置中，在半导体开关元件截止时，通过根据内建电势从底部层向漂移层延伸的耗尽层，能够使得电场难以进入。因此，能够得到高耐压。另一方面，在将半导体开关元件从截止向导通切换时，底部层经由末端层与基极区域连结，不会成为浮动状态，因此立即经过末端层向底部层供给空穴。因此，能够实现低导通电阻，能够得到高开关速度。
附图说明
本发明的上述目的及其他目的、特征及优点可通过参照附图进行的下述详细说明进一步得以明确。
图1是具备本发明的第1实施方式的反转型的沟槽栅构造的MOSFET的SiC半导体装置的上表面布局图。
图2是图1的II-II线上的SiC半导体装置的截面图。
图3是与图1的区域R1相当的沟槽栅构造的末端部的放大图。
图4(a)～(d)是表示图1所示的SiC半导体装置的制造工序的截面图。
图5(a)～(c)是表示图4(a)～(d)之后的SiC半导体装置的制造工序的截面图。
图6是表示图4(d)及图5(a)、(b)的各工序的情况的图，(a)是沟槽6的立体截面的图，(b)是表示各工序中的(a)中的XY平面、YZ平面、ZX平面上的截面的图。
图7是具备本发明的第2实施方式的反转型的沟槽栅构造的MOSFET的SiC半导体装置的上表面布局图。
图8是与图7的区域R2相当的沟槽栅构造的末端部的放大图。
图9是图8的IX-IX线上的SiC半导体装置的截面图。
图10是图8的X-X线上的SiC半导体装置的截面图。
图11是具备本发明的第3实施方式的反转型的沟槽栅构造的MOSFET的SiC半导体装置的上表面布局图。
图12是图11的XII-XII线上的SiC半导体装置的截面图。
具体实施方式
以下，根据附图说明本发明的实施方式。另外，在以下各实施方式之间，对彼此相同或等同的部分标以同一符号来进行说明。
(第1实施方式)
说明本发明的第1实施方式。在此，作为沟槽栅(Trench gate)构造的半导体开关元件，以形成有n沟道型的反转型的MOSFET的SiC半导体装置为例进行说明。
图1所示的SiC半导体装置是具有形成半导体元件的单元区域、以及设置有包围该单元区域的外周耐压构造的外周区域(末端构造区域)的结构。在本实施方式中，作为半导体元件，具备反转型的沟槽栅构造的MOSFET。
如图2所示，SiC半导体装置是将在由SiC构成的n+型基板1的主表面上依次外延生长由SiC构成的n-型漂移层2、p型基极区域3及n+型源极区域4而得到的结构作为半导体基板使用而形成的。
n+型基板1中，氮等n型杂质浓度为例如1.0×1019/cm3，厚度为300μm左右。n-型漂移层2中，氮等n型杂质浓度为例如3.0～7.0×1015/cm3，厚度为10～15μm左右。n-型漂移层2的杂质浓度在深度方向上可以一定，但也可以在浓度分布上设置斜度，使得n-型漂移层2中n+型基板1一侧的浓度高于远离n+型基板1一侧。这样，能够降低n-型漂移层2的内阻，因此能够降低导通电阻。
此外，p型基极区域3中，硼或铝等p型杂质浓度为例如5.0×1016～2.0×1019/cm3，厚度为2.0μm左右。n+型源极区域4中，表层部的磷等n型杂质浓度(表面浓度)为例如1.0×1021/cm3，厚度为0.5μm左右。
在单元区域，在p型基极区域3内的p型基极区域3的表面残留有n+型源极区域4，以贯通该n+型源极区域4及p型基极区域3而到达n-型漂移层2的方式，形成有p+型深层(Deeplayer)5。p+型深层5中，例如表层部的硼或铝等p型杂质浓度(表面浓度)为例如1.0×1019/cm3，宽度为0.5μm，深度为2.7μm左右。该p+型深层5形成至比用于构成后述的沟槽栅构造的沟槽6及形成在其底部的p型层7深的位置，被设置成在p+型深层5的底部优先发生体击穿(Body break)的构造。在本实施方式的情况下，p+型深层5被布局为格子状，以在单元区域内将单元区域划分为多个，并且被布局为角部以包围单元区域的外缘的方式设计成圆角的四边形状。
此外，以贯通p型基极区域3及n+型源极区域4而到达n-型漂移层2的方式，形成有例如宽度为0.5～2.0μm、深度为2.0μm以上(例如2.4μm)的沟槽6。以与该沟槽6的侧面接触的方式配置有上述的p型基极区域3及n+型源极区域4。沟槽6由以图1的纸面左右方向为宽度方向、以纸面垂直方向为长边方向、以纸面上下方向为深度方向的线状的布局形成。在图2及图3中，沟槽6的底部及两末端部的角部为棱角分明的形状，但也可以设置成圆角。
此外，沟槽6排列多条而成为各沟槽6平行排列的条纹(Stripe)状。各沟槽6以每几条为一份配置在由p+型深层5划分的各区域，在其内部，等间隔地配置各沟槽6。各沟槽6的间隔例如设为1～2μm，且被设定为在截止时电场不会进入到沟槽6之间的程度的长度。此外，从沟槽6中最靠近p+型深层5的沟槽6到p+型深层5为止的距离、以及从沟槽6的两末端到p+型深层5为止的距离均被设定为距离a以下。距离a是基于在MOSFET截止时根据内建电势(Built-in potential)从后述的p型SiC层7向n-型漂移层2侧延伸的耗尽层宽度而设定的，设为该耗尽层宽度的2倍以上且3倍以下。
进一步，如图2及图3所示，在沟槽6内形成有p型SiC层7。该p型SiC层7形成为p型杂质浓度为例如3×1017～3×1018/cm3这一比较高的浓度，厚度为0.2μm左右。具体地说，p型SiC层7还形成在沟槽6的底部及长边方向上的两末端部。以下，将p型SiC层7中的形成在沟槽6的底部的表面成圆弧形状的部分称为底部p型层7a，将形成在沟槽6的两末端部的表面成圆弧形状的部分称为末端p型层7b。底部p型层7a相当于圆弧形状底部层，末端p型层7b相当于圆弧形状末端层。
底部p型层7a是在沟槽6的底面上外延生长而形成的。底部p型层7a的最浅的位置比p型基极区域3的底部深，最深的位置比p+型深层5的底部浅。因此，能够在p型基极区域3与底部p型层7a之间保留n-型漂移层2的方式进行沟道形成，并且能够在p+型深层5的底部优先发生体击穿。此外，底部p型层7a中的上表面成为圆润的曲面，与沟槽6的两侧面以没有台阶的圆滑的状态接合。
末端p型层7b也是在沟槽6的两末端面上外延生长而形成的。末端p型层7b中的沟槽6的内侧的表面也成为圆润的曲面，与沟槽6的两侧面以几乎没有台阶的状态接合。
由这些底部p型层7a及末端p型层7b构成p型SiC层7。因此，p型SiC层7中，底部p型层7a与p型基极区域3分离配置，而末端p型层7b与p型基极区域3连接。因此，p型SiC层7固定为与p型基极区域3相同的电位，是不会成为浮动(Floating)状态的构造。另外，p型SiC层7在沟槽6的两侧面没有形成p型SiC层7。因此，在沟槽6的两侧面，成为n-型漂移层2、p型基极区域3及n+型源极区域4露出的状态。
进一步，沟槽6的内壁面被栅绝缘膜8覆盖，通过栅绝缘膜8的表面上所形成的由参杂多晶硅构成的栅电极9填满沟槽6内。栅绝缘膜8例如由将沟槽6的内壁面热氧化而得到的热氧化膜等构成，栅绝缘膜8的厚度在沟槽6的侧面侧和底部侧均为100nm左右。并且，如上所述，构成p型SiC层7的底部p型层7a的上表面及末端p型层7b中的沟槽6的内侧的表面成为圆润的曲面，因此栅绝缘膜8的底面也成为圆润的形状。因此，栅绝缘膜8由整体上均匀的膜厚构成，成为不存在在沟槽6的角部变薄的部分等的状态。这样，构成沟槽栅构造。
此外，在n+型源极区域4及p+型深层5的表面、栅电极9的表面，经由层间绝缘膜10形成有源电极11及栅极布线(未图示)。源电极11及栅极布线由多个金属(例如Ni/Al等)构成，至少与n型SiC(具体为n+型源极区域4)接触的部分由能够与n型SiC欧姆接触的金属构成，至少与p型SiC(具体为p+型深层5)接触的部分由能够与p型SiC欧姆接触的金属构成。另外，这些源电极11及栅极布线形成在层间绝缘膜10上而被电绝缘，通过层间绝缘膜10上所形成的接触孔13，源电极11经由n+型源极区域4及p+型深层5与p型基极区域3电接触，栅极布线与栅电极9电接触。
并且，在n+型基板1的背面侧，形成有与n+型基板1电连接的漏电极12。由这种构造构成n沟道型的反转型的沟槽栅构造的MOSFET。并且，这种MOSFET被分割配置在由p+型深层5划分的各区域，从而构成单元区域。
另一方面，在外周区域，与单元区域同样，在n-型漂移层2的上部形成有p型基极区域3，但以贯通p型基极区域3而到达n-型漂移层2的方式形成有凹部20，从而成为高台(Mesa)构造。因此，在从单元区域分离的位置，n+型源极区域4及p型基极区域3被去除，露出n-型漂移层2。
此外，在位于凹部20下方的n-型漂移层2的表层部，以包围单元区域的方式，设置有多条(图1中表示有3条)p+型保护环层21。p+型保护环层21只要构成为能够发挥保护环的功能的浓度及深度即可，在本实施方式中，例如硼或铝等p型杂质浓度及底部的位置与p+型深层5相同。并且，虽然没有图示，但根据需要在比p+型保护环层21更靠外周设置EQR构造，从而构成具备包围单元区域的外周耐压构造的外周区域。
由以上构造构成本实施方式的SiC半导体装置。接着，参照图4～图6说明本实施方式的SiC半导体装置的制造方法。
[图4(a)所示的工序]
首先，作为半导体基板，准备在由SiC构成的n+型基板1的主表面上依次外延生长由SiC构成的n-型漂移层2、p型基极区域3及n+型源极区域4而得到的三重外延基板。
[图4(b)所示的工序]
在n+型源极区域4的表面上配置掩模材(未图示)之后，通过光刻对掩模材中p+型深层5及p+型保护环层21的预定形成位置进行开口。并且，在配置有掩模材的状态下，进行RIE(Reactive Ion Etching)等各向异性蚀刻，从而在p+型深层5及p+型保护环层21的预定形成位置形成沟槽30。之后，去除掩模材。
[图4(c)所示的工序]
包括沟槽30内部在内在n+型源极区域4的整个表面上外延生长p+型层。具体地说，沟槽30内被p+型层填埋。并且，通过基于研磨及CMP(Chemical Mechanical Polishing)等的平坦化，露出n+型源极区域4的表面。由此，p+型层仅留在沟槽30内，由p+型层构成p+型深层5及p+型保护环层21。
[图4(d)所示的工序]
在n+型源极区域4、p+型深层5及p+型保护环层21的表面配置掩模材(未图示)之后，通过光刻对掩模材中的沟槽6及凹部20的预定形成位置进行开口。并且，在配置有掩模材的状态下，进行RIE等各向异性蚀刻，从而在单元区域形成沟槽6，并且在外周区域形成凹部20。之后，去除掩模材。
另外，从该图4(d)至图5(a)、(b)的各工序的状况示于图6，图6(a)为沟槽6的立体截面的图，图6(b)表示各工序中的图6(a)中的XY平面、YZ平面、ZX平面上的截面。因此，在实施了本工序的状态下，如图6(b)所示，沟槽6的底部及两末端部的角部成为棱角分明的状态。
[图5(a)所示的工序]
使用外延生长装置，包括沟槽6内部在内，外延生长p型层(SiC层)31。例如，以p型杂质浓度为例如3×1017～3×1018/cm3这一比较高的浓度形成p型层31。此时，如图6(b)所示，在沟槽6的底部及两末端部的表面，与沟槽6的两侧面及n+型源极区域4等的表面相比，p型层31形成得更厚。
[图5(b)所示的工序]
在用于形成p型层31的外延生长装置内，在不降温的情况下连续进行氢蚀刻，从而对p型层31进行各向同性蚀刻，并且进行沟槽蚀刻的损坏去除。这样，在同一外延生长装置内还连续地进行氢蚀刻，从而能够实现制造工序的简化。例如，实施1600度以上的减压下的氢气氛、例如1625℃、2.7×104Pa(200Torr)的高温氢气氛下的氢蚀刻。由此，沟槽蚀刻的损坏被去除，并且p型层31中的形成在沟槽6的两侧面及n+型源极区域4等的表面上的部分被完全去除而露出基底，成为保留了形成在沟槽6的底部及两末端部的表面上的部分的状态。这样，如图6(b)所示，由p型层31中的形成在沟槽6的底部的表面上的部分构成底部p型层7a，由形成在沟槽6的两末端部的表面上的部分构成末端p型层7b，从而形成p型SiC层7。
[图5(c)所示的工序]
在通过潮湿气氛下的热氧化形成栅绝缘膜8之后，在栅绝缘膜8的表面进行参杂多晶硅层的成膜，将该参杂多晶硅层图形化(Patterning)而保留在沟槽6内，形成栅电极9。关于之后的工序，与以往相同，进行层间绝缘膜10的形成工序、基于光蚀刻的接触孔形成工序、在沉积电极材料之后通过进行图形化来形成源电极11及栅极布线层的工序、以及在n+型基板1的背面形成漏电极12的工序等，从而完成图2所示的沟槽栅构造的MOSFET被设置在单元区域、包围单元区域的p+型深层5及p+型保护环层21被设置在外周区域上的SiC半导体装置。
如以上说明，在本实施方式中，由位于沟槽6底部的底部p型层7a和形成在沟槽6的两末端部上的末端p型层7b构成p型SiC层7，成为底部p型层7a经由末端p型层7b与p型基极区域3连结的构造。
在这种构造的SiC半导体装置中，在MOSFET截止时，能够通过根据内建电势从底部p型层7a向n-型漂移层2延伸的耗尽层，使得电场难以进入。因此，能够得到高耐压。
另一方面，在将MOSFET从截止向导通切换时，底部p型层7a经由末端p型层7b与p型基极区域3连结而没有成为浮动状态，因此立即经过末端p型层7b向底部p型层7a供给空穴。因此，能够得到高开关速度(Switching speed)。
此外，将从沟槽6中最靠近p+型深层5的沟槽6到p+型深层5为止的距离、从沟槽6的两末端到p+型深层5为止的距离设定为距离a以下。并且，将距离a设为在截止时从p型SiC层7向n-型漂移层2侧延伸的耗尽层宽度的2倍以上且3倍以下。由于这样将距离a设为耗尽层宽度的2倍以上，因此能够抑制由于导通时的电流路径过窄而导致导通电阻增大。此外，由于将距离a设为耗尽层宽度的3倍以下，因此在各沟槽栅构造与p+型深层5之间也能够防止截止时的电场进入，能够进一步防止栅绝缘膜8被击穿。
进一步，这样在沟槽6的底面设置p型SiC层7而能够防止电场进入，因此也可以不将p+型深层5配置在所有的各沟槽6之间。因此，能够增大单元区域内的沟槽栅构造所占的比例即单元区域有效面积，能够进一步降低导通电阻。进一步，由于p+型深层5与沟槽6分离，因此能够防止体击穿时的击穿电流流到栅绝缘膜8的附近。因此，还能够确保栅绝缘膜8的可靠性。
并且，在这种构造的SiC半导体装置中，通过外延生长在沟槽6内形成p型层31之后，通过氢蚀刻将p型层31仅留在沟槽6的底部及两末端部来形成p型SiC层7。即，去除p型层31中的形成在沟槽6的侧面上的部分。这样能够通过外延生长来形成包括底部p型层7a及末端p型层7b的p型SiC层7，能够不通过倾斜离子注入来形成p型SiC层7，此外，作为氢蚀刻的效果，沟槽形成时产生的损坏被去除，沟槽表面的凹凸也减小，因此能够提高沟道迁移率，还能够提高栅绝缘膜寿命。并且，由于不需要另行进行倾斜离子注入，因此能够抑制移动离子注入装置等制造工序便得麻烦的情况，能够抑制制造成本。此外，还没有离子注入引起的缺陷损坏，因此能够抑制漏极泄漏(Drain leakage)，能够切实地防止在沟槽6的侧面残留p型SiC层7。
另外，在本实施方式中，p+型深层5及p+型保护环层21为通过外延生长埋入沟槽30内而形成的埋入外延型(Embedded epitaxial type)，但也可以通过离子注入来形成。
(第2实施方式)
说明本发明的第2实施方式。本实施方式与第1实施方式相比改变了p+型深层5的结构，其他与第1实施方式相同，因此仅说明与第1实施方式不同的部分。
图7所示的SiC半导体装置也是具有形成有半导体元件的单元区域和外周区域的结构，但是形成在单元区域中的p+型深层5的布局不同于第1实施方式。具体地说，如图8的放大图所示，将沟槽栅构造在长边方向上分割为多个，以与该分割的各沟槽栅构造的末端部重合的方式配置p+型深层5。并且，p+型深层5以与并列排列的多个沟槽栅构造连续地交叉的方式构成为线状，如图9所示配置成进入到各沟槽6的下方。
此外，关于对各沟槽的栅电极9进行连接的沟槽外栅电极，如图8中用虚线所示那样，配置成在被分割的各沟槽栅构造的中央交叉。并且，如图10所示，与第1实施方式同样，n+型源极区域4与源电极11的电连接是在各沟槽栅构造之间通过形成在层间绝缘膜10上的接触孔13来进行的。该接触孔13如图8所示，不仅设置在与沟槽栅构造对置的位置，还延伸设置在沟槽栅构造被分割的位置，通过该部分还进行p+型深层5与源电极11的电连接。
这样，还能够设置成将p+型深层5仅设置在沟槽栅的端部的构造。根据这种结构，能够限定p+型深层5的面积，能够增大单元区域内的沟槽栅构造所占的比例即单元区域有效面积，能够进一步降低导通电阻。进一步，由于p+型深层5与沟槽栅构造中的沟道形成区域分离，因此能够防止体击穿时的击穿电流流到栅绝缘膜8中与沟道形成区域接触的部分的附近。因此，能够防止热载流子引起栅绝缘膜8劣化，能够提高栅绝缘膜8的可靠性。
关于这种构造的SiC半导体装置，虽然上表面布局不同，但也能够通过与第1实施方式的SiC半导体装置相同的制造方法来制造，p型SiC层7能够通过外延生长及氢蚀刻来形成。因此，也可以不通过倾斜离子注入来形成p型SiC层7，因此能够获得与第1实施方式同样的效果。
(第3实施方式)
说明本发明的第3实施方式。本实施方式与第1实施方式相比没有设置p+型深层5而改变了沟槽栅构造的结构，其他与第1实施方式相同，因此仅说明与第1实施方式不同的部分。
图11所示的SiC半导体装置也是具有形成有半导体元件的单元区域和外周区域的结构，但是在单元区域中没有形成p+型深层5。此外，如图12所示，本实施方式的沟槽栅构造中，将沟槽6设置得深，并且在沟槽6的底部及两末端部形成p型SiC层7(底部p型层7a及末端p型层7b)且增厚了栅绝缘膜8。另外，图12的区域R3是与图3相同的上表面布局。
在这种SiC半导体装置中，p型基极区域3与底部p型层7经由末端p型层7b连结，也能够不使p型SiC层7成为浮动状态，因此能够抑制开关(Switching)特性劣化。在这种情况下，与专利文献2同样，需要将p型层7b的浓度设为比p型层7a低，通过主表面使用(0001)Si面能够容易实现。这是因为，与(0001)Si面相比，与其垂直的(1-100)m面、(11-20)a面上的p型杂质的取入效率低。由此，由p型基极区域、n-型漂移层2中被分在底部p型层7a周围的耗尽层的上下方的部分、以及该耗尽层，假性(Pseudo)地构成了PNPN构造，从而实现了高耐压化。这样，能够同时实现高耐压、低导通电阻、高开关速度。
这种构造的SiC半导体装置的制造方法中，除了在形成p+型保护环层21时不形成p+型深层5、以及变更栅绝缘膜8的形成工序以外，基本上与第1实施方式相同。作为栅绝缘膜8的形成工序，例如可以适用以下工序：通过外延生长及氢蚀刻在沟槽6的底部及两末端部形成p型SiC层7之后，通过CVD法沉积绝缘膜，并对其进行蚀刻来保留在沟槽6的底部之后，进一步进行热氧化。这样，在本实施方式的SiC半导体装置中，也可以不通过倾斜离子注入来形成p型SiC层7，因此能够得到与第1实施方式同样的效果。
(其他实施方式)
在上述各实施方式中，说明了适用本发明的情况的一例，但可以适当进行设计变更等。例如，在上述各实施方式中，作为栅绝缘膜8的例子，列举了通过热氧化得到的氧化膜，但也可以是包含不经过热氧化而得到的氧化膜或氮化膜等的绝缘膜。此外，关于漏电极12的形成工序，还可以在形成源电极11之前等情况下进行。
此外，作为半导体基板，也可以不使用三重外延基板。例如，也可以将在n+型基板1上外延生长的n-型漂移层2的表层部进行p型杂质的离子注入来形成p型基极区域3、且在p型基极区域3的表层部进行n型杂质的离子注入来形成n+型源极区域4而成的基板用作半导体基板。
此外，在上述各实施方式中，以第1导电型为n型、第2导电型为p型的n沟道型的MOSFET为例进行了说明，但在将各构成要素的导电型反转的p沟道型的MOSFET中也能够适用本发明。此外，在上述说明中，以沟槽栅构造的MOSFET为例进行了说明，但在同样的沟槽栅构造的IGBT中也能够适用本发明。IGBT只是在上述各实施方式中将基板1的导电型从n型变更为了p型，其他构造及制造方法与上述各实施方式相同。
另外，在上述各实施方式中，在沟槽6的长边方向上的两末端部形成了圆弧形状的末端p型层7b，但只要形成在至少一方的末端部，则在该端部，栅绝缘膜8形成为均匀的膜厚。由此，能够得到上述效果。
根据实施例说明了本发明，但本发明不限定于该实施例及构造。本发明还包括各种变形例及均等范围内的变形。此外，各种组合及方式、在此基础上包含更多的要件或减少要件的其他组合及方式也属于本发明的范畴及思想范围。

Claims (13)

1.一种碳化硅半导体装置的制造方法，该碳化硅半导体装置使用在第1导电型或第2导电型的碳化硅基板(1)的主表面上所形成的由碳化硅构成的第1导电型的漂移层(2)上形成有由碳化硅构成的第2导电型的基极区域(3)、并且在上述基极区域的上方形成有由碳化硅构成的第1导电型的源极区域(4)而成的半导体基板，并且该碳化硅半导体装置具备半导体开关元件，该半导体开关元件在比上述基极区域深的沟槽(6)内形成有栅绝缘膜(8)，且在该栅绝缘膜上形成栅电极(9)，从而构成沟槽栅构造，具有与上述源极区域及上述基极区域电连接的源电极(11)、以及与上述碳化硅基板的背面电连接的漏电极(12)，
上述碳化硅半导体装置的制造方法包括以下工序：
沟槽蚀刻工序，通过蚀刻，形成贯通上述源极区域及上述基极区域而到达上述漂移层、且将一个方向设为长边方向的线状的上述沟槽；以及
通过外延生长，在上述沟槽内形成第2导电型的碳化硅层(31)之后，通过进行氢蚀刻，将碳化硅层仅保留在上述沟槽的底部及该沟槽的长边方向的末端部，从而形成具有位于上述沟槽的底部的圆弧形状底部层(7a)和位于该沟槽的末端部的圆弧形状末端层(7b)的第2导电型层(7)的工序。
2.根据权利要求1所述的碳化硅半导体装置的制造方法，其中，
在形成上述第2导电型层的工序中，在形成上述碳化硅层时使用的外延生长装置内，不降温地连续进行上述氢蚀刻来形成上述第2导电型层。
3.根据权利要求1或2所述的碳化硅半导体装置的制造方法，其中，
在上述沟槽蚀刻工序之前，具有形成比上述沟槽深的第2导电型的深层(5)的工序，
在形成上述深层的工序及上述沟槽蚀刻工序中，将上述沟槽及上述深层布局成，使上述深层与上述沟槽分离配置，且从上述沟槽的侧面或末端到上述深层为止的距离(a)成为在上述半导体开关元件截止时根据内建电势从上述底部层向上述漂移层侧延伸的耗尽层宽度的3倍以下。
4.根据权利要求3所述的碳化硅半导体装置的制造方法，其中，
在形成上述深层的工序及上述沟槽蚀刻工序中，将上述沟槽及上述深层布局成，上述距离成为上述耗尽层宽度的2倍以上。
5.根据权利要求3所述的碳化硅半导体装置的制造方法，其中，
在上述沟槽蚀刻工序中，并列配置多条上述沟槽，
在形成上述深层的工序中，设置成多条上述沟槽中的多个被上述深层包围的平面布局。
6.根据权利要求1所述的碳化硅半导体装置的制造方法，其中，
在上述沟槽蚀刻工序之前，具有形成比上述沟槽深的第2导电型的深层(5)的工序，
在上述沟槽蚀刻工序中，设置成将上述沟槽在上述长边方向上分割为多个的布局，
在形成上述深层的工序中，将上述第2导电型层配置成与被分割的各沟槽的末端部重叠。
7.根据权利要求1、2、6中任一项所述的碳化硅半导体装置的制造方法，其中，
上述第1导电型或第2导电型的碳化硅基板(1)的主表面为(0001)Si面，
在形成上述第2导电型层的工序之后，具有在上述沟槽内形成上述栅绝缘膜的工序，在形成该栅绝缘膜的工序中，与上述沟槽的侧面相比，在该沟槽的底部，更厚地形成上述栅绝缘膜，在上述半导体开关元件截止时上述圆弧形状末端层(7b)被完全耗尽，从而上述漂移层被上下分隔。
8.一种碳化硅半导体装置，具备：
第1导电型或第2导电型的基板(1)，由碳化硅构成；
漂移层(2)，设置在上述基板的上方，由杂质浓度比上述基板低的第1导电型的碳化硅构成；
基极区域(3)，设置在上述漂移层的上方，由第2导电型的碳化硅构成；
源极区域(4)，设置在上述基极区域的上层部，由杂质浓度比上述漂移层高的第1导电型的碳化硅构成；
沟槽(6)，从上述源极区域的表面设置到比上述基极区域深的位置，是将一个方向设为长边方向而具有末端部的形状；
由第2导电型的碳化硅构成的第2导电型层(7)，通过外延生长仅被设置在上述沟槽内的、上述沟槽的底部及该沟槽的长边方向的末端部，由设置在上述沟槽的底部的圆弧形状底部层(7a)和设置在上述沟槽的末端部的圆弧形状末端层(7b)构成；
栅绝缘膜(8)，在上述第2导电型层上设置在上述沟槽的内壁面；
栅电极(9)，在上述沟槽内设置在上述栅绝缘膜的上方；
源电极(11)，与上述源极区域及上述基极区域电连接；以及
漏电极(12)，设置在上述基板的背面侧，
该碳化硅半导体装置具有反转型的沟槽栅构造的半导体开关元件，该半导体开关元件通过控制向上述栅电极施加的电压，在位于上述沟槽的侧面的上述基极区域的表面部形成反转型的沟道区域，经由上述源极区域及上述漂移层，在上述源电极与上述漏电极之间流过电流，
上述圆弧形状底部层的上表面及上述圆弧形状末端层中的靠上述沟槽内侧的表面为带有圆弧的曲面，
上述栅绝缘膜的底面为带有圆弧的形状。
9.根据权利要求8所述的碳化硅半导体装置，其中，
具有第2导电型的深层(5)，该深层与该上述沟槽分离配置，比该沟槽深，且与上述源电极电连接，
从上述沟槽的侧面或末端到上述深层为止的距离(a)为在上述半导体开关元件截止时根据内建电势从上述底部层向上述漂移层侧延伸的耗尽层宽度的3倍以下。
10.根据权利要求9所述的碳化硅半导体装置，其中，
上述距离为上述耗尽层宽度的2倍以上。
11.根据权利要求9所述的碳化硅半导体装置，其中，
上述沟槽并列配置有多条，被设置成多条上述沟槽中的多个被上述深层包围的平面布局。
12.根据权利要求8所述的碳化硅半导体装置，其中，
上述沟槽在上述长边方向上被分割为多个，且上述第2导电型层被配置成与被分割的各沟槽的末端部重叠。
13.根据权利要求8至12中任一项所述的碳化硅半导体装置，其中，
上述第1导电型或第2导电型的碳化硅基板(1)的主表面为(0001)Si面，
与上述沟槽的侧面相比，在上述沟槽的底部，上述栅绝缘膜更厚，
在上述半导体开关元件截止时上述圆弧形状末端层(7b)被完全耗尽，从而上述漂移层被上下分隔。
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