JP2550703B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2550703B2 JP2550703B2 JP1109579A JP10957989A JP2550703B2 JP 2550703 B2 JP2550703 B2 JP 2550703B2 JP 1109579 A JP1109579 A JP 1109579A JP 10957989 A JP10957989 A JP 10957989A JP 2550703 B2 JP2550703 B2 JP 2550703B2
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/26—Testing of individual semiconductor devices
- G01R31/27—Testing of devices without physical removal from the circuit of which they form part, e.g. compensating for effects surrounding elements
- G01R31/275—Testing of devices without physical removal from the circuit of which they form part, e.g. compensating for effects surrounding elements for testing individual semiconductor components within integrated circuits
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置においてゲート保護の向上を狙っ
た回路構成に関するものである。
た回路構成に関するものである。
MOS構造の半導体装置においては、酸化膜の絶縁抵抗
が非常に高く、膜厚が数100〜1000Å程度であるから、
例えば10Vの電圧がかかったとするとその電界強度は数
メガV/cmにもなる。
が非常に高く、膜厚が数100〜1000Å程度であるから、
例えば10Vの電圧がかかったとするとその電界強度は数
メガV/cmにもなる。
ところが素子の取扱い中に衣服などとの摩擦によっ
て、瞬間時に1000V以上の電圧がゲートに加わることが
あり、絶縁破壊を起こす。従って、ピンホール数や誘電
率の改善などにより酸化膜質を高めて破壊耐圧を上げる
ほか、保護回路を内蔵する方法がとられている。保護回
路としては第７図に示すツェナ・ダイオードによるもの
が知られている。第７図において、ゲート端子に静電気
や過電圧等のサージ電圧が印加されると、ツェナ・ダイ
オード２がブレークダウンすることによりこのサージ電
圧が吸収され、パワーMOSFET1のゲート酸化膜の破壊が
防止できる。第４図において、ツェナ・ダイオードの降
伏電圧は±20V程度にされている。
て、瞬間時に1000V以上の電圧がゲートに加わることが
あり、絶縁破壊を起こす。従って、ピンホール数や誘電
率の改善などにより酸化膜質を高めて破壊耐圧を上げる
ほか、保護回路を内蔵する方法がとられている。保護回
路としては第７図に示すツェナ・ダイオードによるもの
が知られている。第７図において、ゲート端子に静電気
や過電圧等のサージ電圧が印加されると、ツェナ・ダイ
オード２がブレークダウンすることによりこのサージ電
圧が吸収され、パワーMOSFET1のゲート酸化膜の破壊が
防止できる。第４図において、ツェナ・ダイオードの降
伏電圧は±20V程度にされている。
しかしながら、第７図に示すものにおいて、ツェナ・
ダイオード２によりツェナ降伏電圧以上あることを保障
されていたゲート酸化膜の耐圧が、膜質劣化によりツェ
ナ降伏電圧以下になることもある。そうすると、サージ
電圧によりツェナ・ダイオード２がブレークダウンする
前にゲート酸化膜が破壊されてしまう。
ダイオード２によりツェナ降伏電圧以上あることを保障
されていたゲート酸化膜の耐圧が、膜質劣化によりツェ
ナ降伏電圧以下になることもある。そうすると、サージ
電圧によりツェナ・ダイオード２がブレークダウンする
前にゲート酸化膜が破壊されてしまう。
上記点を考慮すると、充分な検査，スクリーニング試
験が必要となるが、第７図に示す回路構成では、検査，
スクリーニング試験で保障される耐圧が、パワーMOSFET
1の実使用時にゲートに印加する電圧において保障する
ことができても、膜質劣化による耐圧低下を考慮したさ
らに高レベルでの耐圧を保障することができないという
問題がある。
験が必要となるが、第７図に示す回路構成では、検査，
スクリーニング試験で保障される耐圧が、パワーMOSFET
1の実使用時にゲートに印加する電圧において保障する
ことができても、膜質劣化による耐圧低下を考慮したさ
らに高レベルでの耐圧を保障することができないという
問題がある。
本発明は上記問題に鑑みてなされたもので、検査，ス
クリーニング試験を充分に行うのに好適であり、膜質劣
化によって耐圧が低下することがあっても高レベルでゲ
ート酸化膜の耐圧を保障することのできる半導体装置を
提供することを目的とする。
クリーニング試験を充分に行うのに好適であり、膜質劣
化によって耐圧が低下することがあっても高レベルでゲ
ート酸化膜の耐圧を保障することのできる半導体装置を
提供することを目的とする。
本発明は上記目的を達成するために、 半導体基板に形成されたゲート酸化膜を有する半導体
素子と、 その半導体素子を駆動すべくそのゲートに駆動電圧を
印加するゲート端子と、 前記基板に形成され、かつ前記ゲート端子に接続され
て、前記半導体素子のゲートに所定値以上の高電圧が印
加されるのを防止する保護回路と、 前記基板に形成され、かつ、前記ゲートと前記保護回
路との間に形成されて前記保護回路による前記ゲートへ
の高電圧印加防止作動を禁止して前記駆動電圧よりも高
レベルの検査電圧を前記ゲートに印加させる検査電圧印
加回路と を備えるという技術的手段を採用する。
素子と、 その半導体素子を駆動すべくそのゲートに駆動電圧を
印加するゲート端子と、 前記基板に形成され、かつ前記ゲート端子に接続され
て、前記半導体素子のゲートに所定値以上の高電圧が印
加されるのを防止する保護回路と、 前記基板に形成され、かつ、前記ゲートと前記保護回
路との間に形成されて前記保護回路による前記ゲートへ
の高電圧印加防止作動を禁止して前記駆動電圧よりも高
レベルの検査電圧を前記ゲートに印加させる検査電圧印
加回路と を備えるという技術的手段を採用する。
上記構成においてその作用を説明する。
ゲート端子に駆動電圧が印加されることにより、半導
体基板に形成された半導体素子はゲートに電圧が印加さ
れ駆動する。さらにその時において駆動電圧が所定値以
上の高電圧である時には保護回路によってゲート酸化膜
は保護される。一方、検査時には、検査電圧印加回路に
よって、前記保護回路による前記ゲートへの高電圧印加
防止作動を禁止して前記駆動電圧よりも高レベルの検査
電圧を前記ゲートに印加して、ゲート酸化膜の耐圧検査
を行う。
体基板に形成された半導体素子はゲートに電圧が印加さ
れ駆動する。さらにその時において駆動電圧が所定値以
上の高電圧である時には保護回路によってゲート酸化膜
は保護される。一方、検査時には、検査電圧印加回路に
よって、前記保護回路による前記ゲートへの高電圧印加
防止作動を禁止して前記駆動電圧よりも高レベルの検査
電圧を前記ゲートに印加して、ゲート酸化膜の耐圧検査
を行う。
以上述べたように本発明においては、保護回路を有す
る半導体装置において、駆動電圧より高レベルの検査電
圧をゲートに印加してゲート酸化膜の耐圧検査をするこ
とができる。その結果、前記ゲート酸化膜の膜質劣化に
伴う耐圧低下に対して前記ゲート酸化膜の耐圧を十分保
障することができるという優れた効果がある。
る半導体装置において、駆動電圧より高レベルの検査電
圧をゲートに印加してゲート酸化膜の耐圧検査をするこ
とができる。その結果、前記ゲート酸化膜の膜質劣化に
伴う耐圧低下に対して前記ゲート酸化膜の耐圧を十分保
障することができるという優れた効果がある。
また、本発明においては、前記保護回路と前記ゲート
との間に検査電圧印加回路を挿入するだけであるため、
容易に高い電圧でゲート酸化膜を検査できる半導体装置
を提供することができるという効果がある。
との間に検査電圧印加回路を挿入するだけであるため、
容易に高い電圧でゲート酸化膜を検査できる半導体装置
を提供することができるという効果がある。
以下本発明を図に示す実施例について説明する。
第１図は本発明の一実施例を示す半導体装置の構造図
であり、同一半導体基板内にパワー（電力）部（本例に
おいてはパワーMOSFET）およびパワー素子の保護回路が
作り込まれた構造となっている。第２図にその電気的等
価回路図を示す。
であり、同一半導体基板内にパワー（電力）部（本例に
おいてはパワーMOSFET）およびパワー素子の保護回路が
作り込まれた構造となっている。第２図にその電気的等
価回路図を示す。
第１図，第２図において、１はパワー部を形成するゲ
ート駆動型パワーMOSFETであり、ゲート酸化膜８上に配
設されたゲート電極９に電圧を印加することでその動作
が制御される。なお、ゲート酸化膜８およびゲート電極
９にてゲートを構成している。２はゲート酸化膜８の破
壊防止用のツェナ・ダイオート、３は入力保護用抵抗、
４はパワーMOSFETのゲートバイアス用抵抗、６は第１ゲ
ート端子、７は第２ゲート端子、８はゲート酸化膜、９
は多結晶シリコンからなるゲート電極、10はソース端
子、11はドレイン端子、12は酸化膜SiO2、13は保護膜BP
SG、14はアルミ電極である。
ート駆動型パワーMOSFETであり、ゲート酸化膜８上に配
設されたゲート電極９に電圧を印加することでその動作
が制御される。なお、ゲート酸化膜８およびゲート電極
９にてゲートを構成している。２はゲート酸化膜８の破
壊防止用のツェナ・ダイオート、３は入力保護用抵抗、
４はパワーMOSFETのゲートバイアス用抵抗、６は第１ゲ
ート端子、７は第２ゲート端子、８はゲート酸化膜、９
は多結晶シリコンからなるゲート電極、10はソース端
子、11はドレイン端子、12は酸化膜SiO2、13は保護膜BP
SG、14はアルミ電極である。
なお、保護回路はツェナ・ダイオード２であり、検査
電圧印加回路はツェナ・ダイオード５および抵抗４によ
って構成され、それぞれ第１図において酸化膜12上に、
多結晶Siを積みそこに作り込まれている。
電圧印加回路はツェナ・ダイオード５および抵抗４によ
って構成され、それぞれ第１図において酸化膜12上に、
多結晶Siを積みそこに作り込まれている。
上記構成において、第１のゲート端子６にゲート電圧
（例えばバッテリ電圧12V）の印加時においては、その
ゲート電圧のもとでパワーMOSFET1が作動する。その作
動時において、静電気，過電圧等のサージがゲートに印
加されるようなことがあったとしても、ツェナ・ダイオ
ード２によってサージは吸収されゲート酸化膜の静電破
壊は阻止される。また、耐圧を保障するために行う検査
時においては、ツェナ・ダイオード５および抵抗４が設
けられているために、第１ゲート端子６に電圧を印加し
て検査するよりもツェナ・ダイオード５の降伏電圧分高
いレベルまで、第２ゲート端子７に電圧を印加して検査
することができ、パワーMOSFET1のゲート酸化膜の耐圧
を高いレベルで保障することができる。すなわち、この
検査は、第２のゲート端子７に所定の定電流（例えば1m
A）を供給することにより、ツェナ・ダイオード2,5それ
ぞれの降伏電圧の和をパワーMOSFET1のゲート，ソース
間に印加し、第２のゲート端子７とソース端子10間にそ
の降伏電圧の和の値があらわれた時は正常と判断され、
そのゲート，ソース間のショート等により第２のゲート
端子７とソース端子10間の電圧が0Vとなった時には異常
と判断されるようにして行なわれる。なお、検査時にお
いて、静電気等のサージが印加されてもツェナ・ダイオ
ード２がブレークダウンすることによってゲート酸化膜
が保護できる。
（例えばバッテリ電圧12V）の印加時においては、その
ゲート電圧のもとでパワーMOSFET1が作動する。その作
動時において、静電気，過電圧等のサージがゲートに印
加されるようなことがあったとしても、ツェナ・ダイオ
ード２によってサージは吸収されゲート酸化膜の静電破
壊は阻止される。また、耐圧を保障するために行う検査
時においては、ツェナ・ダイオード５および抵抗４が設
けられているために、第１ゲート端子６に電圧を印加し
て検査するよりもツェナ・ダイオード５の降伏電圧分高
いレベルまで、第２ゲート端子７に電圧を印加して検査
することができ、パワーMOSFET1のゲート酸化膜の耐圧
を高いレベルで保障することができる。すなわち、この
検査は、第２のゲート端子７に所定の定電流（例えば1m
A）を供給することにより、ツェナ・ダイオード2,5それ
ぞれの降伏電圧の和をパワーMOSFET1のゲート，ソース
間に印加し、第２のゲート端子７とソース端子10間にそ
の降伏電圧の和の値があらわれた時は正常と判断され、
そのゲート，ソース間のショート等により第２のゲート
端子７とソース端子10間の電圧が0Vとなった時には異常
と判断されるようにして行なわれる。なお、検査時にお
いて、静電気等のサージが印加されてもツェナ・ダイオ
ード２がブレークダウンすることによってゲート酸化膜
が保護できる。
なお、上記一実施例では、ｎチャネル型パワーMOSFET
であったが、Ｐチャネル型であってもよい。
であったが、Ｐチャネル型であってもよい。
また、上記実施例ではパワー部にパワーMOSFETを使用
しているが、これに限ったものではなく、例えば絶縁ゲ
ート型バイポーラトランジスタ（IGBT）のようなゲート
駆動型の半導体装置においても適用可能である。
しているが、これに限ったものではなく、例えば絶縁ゲ
ート型バイポーラトランジスタ（IGBT）のようなゲート
駆動型の半導体装置においても適用可能である。
また、保護ダイオード2,5は順方向，逆方向を各々何
段か組合わせるようにしてもよい。
段か組合わせるようにしてもよい。
また、第３図に示すように耐圧回路を一段増設し（符
号４′,5′）、端子７で耐圧検査を行い、半導体装置の
駆動時は使用条件に応じて、例えば駆動電圧が不安定で
変動が大きい時には端子７′を、駆動電圧が安定してい
る時には端子６をという様にゲート端子を使い分けるよ
うにしてもよい。
号４′,5′）、端子７で耐圧検査を行い、半導体装置の
駆動時は使用条件に応じて、例えば駆動電圧が不安定で
変動が大きい時には端子７′を、駆動電圧が安定してい
る時には端子６をという様にゲート端子を使い分けるよ
うにしてもよい。
さらに、検査電圧印加回路としてツェナ・ダイオード
を用いずにMOSスイッチを用いて構成することもでき
る。この実施例を第４図乃至第６図に示す。
を用いずにMOSスイッチを用いて構成することもでき
る。この実施例を第４図乃至第６図に示す。
第４図に示す実施例においては、第７図に示す従来構
成のものに対し、MOSスイッチ15、抵抗16を設けるとと
もに、第２のゲート端子７を設けたものである。この実
施例において、第１のゲート端子６へのゲート電圧印加
時にはMOSスイッチ15がONし、第７図に示す従来構成の
ものと同様に作動する。検査時においては、第１のゲー
ト端子６の電位を低下することによりMOSスイッチ15が
オフし、第２のゲート端子７に上記ゲート電圧より高い
検査電圧を印加することにより第２図の実施例と同様に
パワーMOSFET1の検査を行なうことができる。
成のものに対し、MOSスイッチ15、抵抗16を設けるとと
もに、第２のゲート端子７を設けたものである。この実
施例において、第１のゲート端子６へのゲート電圧印加
時にはMOSスイッチ15がONし、第７図に示す従来構成の
ものと同様に作動する。検査時においては、第１のゲー
ト端子６の電位を低下することによりMOSスイッチ15が
オフし、第２のゲート端子７に上記ゲート電圧より高い
検査電圧を印加することにより第２図の実施例と同様に
パワーMOSFET1の検査を行なうことができる。
また、第５図に示す実施例においては、ツェナ・ダイ
オード２の作動を制御するMOSスイッチ17と抵抗18を設
けたものである。この実施例において、第１のゲート端
子６へのゲート電圧印加時にはMOSスイッチ17がオン
し、ツェナ・ダイオード２による保護作動が行なわれる
とともにパワーMOSFET1の通常作動が行なわれる。ま
た、検査時においては、第１のゲート端子６の電位を低
下することによりMOSスイッチ17がオフし、第２のゲー
ト端子７に上記した検査電圧を印加することによりパワ
ーMOSFET1の検査を行なうことができる。また、この実
施例に対し、第２のゲート端子７の代わりに、破線で示
す第２のゲート端子７′を設けるようにしてもよい。こ
の場合、通常使用時においては第２のゲート端子７′の
電位を高くしてMOSスイッチ17をオンさせ第１のゲート
端子６へのゲート電圧の印加によりパワーMOSFET1を作
動させ、検査時においては、第２のゲート端子７′の電
位を低下してMOSスイッチ17をオフさせるようにし、第
１のゲート端子６に検査電圧を印加してパワーMOSFET1
の検査を行なうようにする。
オード２の作動を制御するMOSスイッチ17と抵抗18を設
けたものである。この実施例において、第１のゲート端
子６へのゲート電圧印加時にはMOSスイッチ17がオン
し、ツェナ・ダイオード２による保護作動が行なわれる
とともにパワーMOSFET1の通常作動が行なわれる。ま
た、検査時においては、第１のゲート端子６の電位を低
下することによりMOSスイッチ17がオフし、第２のゲー
ト端子７に上記した検査電圧を印加することによりパワ
ーMOSFET1の検査を行なうことができる。また、この実
施例に対し、第２のゲート端子７の代わりに、破線で示
す第２のゲート端子７′を設けるようにしてもよい。こ
の場合、通常使用時においては第２のゲート端子７′の
電位を高くしてMOSスイッチ17をオンさせ第１のゲート
端子６へのゲート電圧の印加によりパワーMOSFET1を作
動させ、検査時においては、第２のゲート端子７′の電
位を低下してMOSスイッチ17をオフさせるようにし、第
１のゲート端子６に検査電圧を印加してパワーMOSFET1
の検査を行なうようにする。
さらに、第６図に示す実施例においては、第５図に示
すものと同様にツェナ・ダイオード２の作動を制御する
Ｐチャンネル型MOSスイッチ18と抵抗19を設けたもので
ある。この実施例においても、第５図に示す第２のゲー
ト端子７′を設けたものと同様に、第２のゲート端子７
の電位を下げてMOSスイッチ18をオンして通常作動さ
せ、検査時においては、第２のゲート端子７の電位を上
げてMOSスイッチ18をオフし、第１のゲート端子６に検
査電圧を印加してパワーMOSFET1の検査を行う。
すものと同様にツェナ・ダイオード２の作動を制御する
Ｐチャンネル型MOSスイッチ18と抵抗19を設けたもので
ある。この実施例においても、第５図に示す第２のゲー
ト端子７′を設けたものと同様に、第２のゲート端子７
の電位を下げてMOSスイッチ18をオンして通常作動さ
せ、検査時においては、第２のゲート端子７の電位を上
げてMOSスイッチ18をオフし、第１のゲート端子６に検
査電圧を印加してパワーMOSFET1の検査を行う。
第１図は本発明一実施例を示す半導体装置の構造図、第
２図は第１図に示すものの等価回路図、第３図乃至第６
図は他の実施例を示す回路図、第７図は従来の半導体装
置によるものの等価回路図である。 １……パワーMOSFET,2……ツェナ・ダイオード,5……ツ
ェナ・ダイオード,6……第１ゲート端子,7……第２ゲー
ト端子,8……ゲート酸化膜,9……ゲート。
２図は第１図に示すものの等価回路図、第３図乃至第６
図は他の実施例を示す回路図、第７図は従来の半導体装
置によるものの等価回路図である。 １……パワーMOSFET,2……ツェナ・ダイオード,5……ツ
ェナ・ダイオード,6……第１ゲート端子,7……第２ゲー
ト端子,8……ゲート酸化膜,9……ゲート。
Claims (1)
- 【請求項１】半導体基板に形成されたゲート酸化膜を有
する半導体素子と、 その半導体素子を駆動すべくそのゲートに駆動電圧を印
加するゲート端子と、 前記基板に形成され、かつ前記ゲート端子に接続され
て、前記半導体素子のゲートに所定値以上の高電圧が印
加されるのを防止する保護回路と、 前記基板に形成され、かつ、前記ゲートと前記保護回路
との間に形成されて前記保護回路による前記ゲートへの
高電圧印加防止作動を禁止して前記駆動電圧よりも高レ
ベルの検査電圧を前記ゲートに印加させる検査電圧印加
回路と を備えることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1109579A JP2550703B2 (ja) | 1989-04-28 | 1989-04-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1109579A JP2550703B2 (ja) | 1989-04-28 | 1989-04-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02288366A JPH02288366A (ja) | 1990-11-28 |
| JP2550703B2 true JP2550703B2 (ja) | 1996-11-06 |
Family
ID=14513851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1109579A Expired - Fee Related JP2550703B2 (ja) | 1989-04-28 | 1989-04-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2550703B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6785106B2 (en) | 2001-01-16 | 2004-08-31 | Denso Corporation | Integrate circuit device |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5798550A (en) * | 1990-10-01 | 1998-08-25 | Nippondenso Co. Ltd. | Vertical type semiconductor device and gate structure |
| JP3353388B2 (ja) * | 1993-06-23 | 2002-12-03 | 株式会社デンソー | 電力用半導体装置 |
| DE4334856A1 (de) * | 1993-10-13 | 1995-05-18 | Bosch Gmbh Robert | Anordnung zum Prüfen eines Gateoxids |
| JP4851357B2 (ja) * | 2007-02-09 | 2012-01-11 | ルネサスエレクトロニクス株式会社 | 半導体装置およびそのテスト方法 |
| DE102009047670B4 (de) | 2009-12-08 | 2020-07-30 | Robert Bosch Gmbh | Schaltungseinrichtung mit einem Halbleiter-Bauelement |
| JP5618613B2 (ja) * | 2010-05-07 | 2014-11-05 | 三菱電機株式会社 | 半導体装置 |
| JP2013065759A (ja) * | 2011-09-20 | 2013-04-11 | Toshiba Corp | 半導体装置 |
| JP5868834B2 (ja) * | 2012-11-28 | 2016-02-24 | 株式会社東芝 | 半導体装置 |
| JP6351547B2 (ja) * | 2015-06-18 | 2018-07-04 | 三菱電機株式会社 | 電力用半導体装置および電力用半導体装置の製造方法 |
| JP6830385B2 (ja) * | 2017-03-24 | 2021-02-17 | エイブリック株式会社 | 半導体回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61209368A (ja) * | 1985-03-13 | 1986-09-17 | Matsushita Electronics Corp | 半導体装置の検査方法 |
| JP2543868B2 (ja) * | 1987-01-28 | 1996-10-16 | 株式会社東芝 | 半導体装置の試験方法 |
| JPS6428868A (en) * | 1987-07-24 | 1989-01-31 | Hitachi Ltd | Manufacture of semiconductor device |
-
1989
- 1989-04-28 JP JP1109579A patent/JP2550703B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6785106B2 (en) | 2001-01-16 | 2004-08-31 | Denso Corporation | Integrate circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02288366A (ja) | 1990-11-28 |
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