JP2008262941A - 半導体装置、及び半導体装置のテスト方法 - Google Patents

Abstract

【課題】本発明によれば、高品質な半導体装置を提供することにある。
【解決手段】本発明による半導体装置１００は、Ｐ型ウェル９上に形成される第１Ｎチャネル型ＭＯＳトランジスタ３０及び第２Ｎチャネル型ＭＯＳトランジスタ３１と、第１Ｎ型ウェル８ｂ上に形成される第１Ｐ型拡散抵抗４１と、第２Ｎチャネル型ＭＯＳトランジスタ３１のゲートに接続され、第２Ｎチャネル型ＭＯＳトランジスタ３１の駆動動作を制御する制御回路８００とを具備する。第１Ｎチャネル型ＭＯＳトランジスタ３０のドレインは第１外部端子４０１に接続され、ソースは第２Ｎチャネル型ＭＯＳトランジスタ３１のソースとＰ型ウェル９とに電気的に接続される。第１Ｐ型拡散抵抗４１の一端５１は、第２Ｎチャネル型ＭＯＳトランジスタ３１のドレインに接続され、他端は第２外部端子４０２と第１Ｎ型ウェル８ｂとに電気的に接続される。
【選択図】図７

Description

本発明は、半導体装置、及び半導体装置のテスト方法に関し、特に、高品質が要求される半導体装置、及びスクリーニングにおけるストレス加速試験に関する。

近年、半導体装置の用途が多様化する中、車載用、医療用、宇宙開発用の半導体装置は、その特性上、高品質、高信頼性が要求される。このため、製品出荷前にスクリーニングによって初期不良品や偶発不良品は選別されて除去される。スクリーニングには、製造工程においてストレスを加えずに行う外観検査と、製造後の製品に劣化や損傷を生じない程度のストレスを与えて存在不良品を劣化させて除去する加速試験（エージング）がある。上述のような高品質が求められる半導体製品には、製造後に行われるストレス加速試験が特に重要である。

例えば、図１に示すように、製品パッケージ６００内の隣接するリード線３０１及び３０２上、又はその近傍に導電性屑５００が存在する場合がある。製品パッケージ封入時に、導電性屑５００がリード線３０１及び３０２の両方に接触していなくても、製品の利用環境（例えば振動、温度、高電圧印加）によっては、導電性屑５００がリード線３０１及び３０２を短絡させ、製品に不具合を生じさせることがある。製造後に行われるストレス加速試験は、このような導電性屑５００による短絡性不良を事前に顕在化させることができる。ここでは、相互に隣接するリード線３０１、３０２に接続する外部端子４０１、４０２に通常使用電圧よりも高い電圧を印加することによって、かろうじて短絡に至っていなかったリード線と導電性屑５００とを短絡状態にし、後の電気的特性試験によって不良品を検出することができる。

特開平４−１７１９８３号公報 特開平２−７０２２９号公報

しかし、従来技術による半導体装置では、ストレス加速試験において印加される電圧値は、外部端子に接続するバッファ等の素子耐圧によって制限される。このため、充分なストレス加速が実現できず、不良原因となる導電性屑５００による短絡を顕在化することができない場合がある。ここで、従来技術による半導体装置に対してストレス加速（ストレス＝電圧値）試験を行う場合について、その問題点を説明する。

従来技術による半導体装置の一例として特開平４−１７１９８３号公報に記載の半導体装置がある（特許文献１参照）。特許文献１には、製品端子（外部端子）と入力バッファとの間に静電耐量向上のためのＮ型拡散抵抗が設けられた半導体装置が記載されている。図２に、特許文献１に記載の半導体装置の入出力部の構成を示す。ここで、端子１２及び１３は、図１に示すパッド２０１及び２０２を介して外部端子４０１及び４０２に接続されているものとする。半導体チップ１００のストレス加速検査が行われる際、外部端子４０１に低電圧、外部端子４０２に高電圧が印加される。

図２を参照して、特許文献１に記載の半導体装置は、端子１２と、図示しない入力回路との間にＮ型拡散抵抗４２を備える。Ｎ型拡散抵抗４２の一端には、ＮＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ３２のドレインが接続される。又、ＮＭＯＳトランジスタ３２のソースはＧＮＤ端子２２を介して接地される。

図３は、図２における端子１２からＮＭＯＳトランジスタ３２、３３を介して端子１３までの構造を示す断面図である。従来技術によるＮ型拡散抵抗４２、４３及びＮＭＯＳトランジスタ３２、３３は、Ｐサブ９２上のＰウェル１０９上に形成される。ＮＭＯＳトランジスタ３２は、ポリシリコンゲート１０１ａと、Ｎ型拡散層のドレイン拡散領域１０２ａ及びソース拡散領域１０３ａとを備え、ＮＭＯＳトランジスタ３３は、ポリシリコンゲート１０１ｂと、Ｎ型拡散層のドレイン拡散領域１０２ｂ及びソース拡散領域１０３ｂとを備える。Ｎ型拡散抵抗４２の一端は、電極１０７ｉを介して端子１２に接続され、他端は、電極１０７ｈ、１０７ｇを介してＮＭＯＳトランジスタ３２のドレイン拡散領域１０２ａに接続される。Ｎ型拡散抵抗４３の一端は、電極１０７ａを介して端子１３に接続され、他端は、電極１０７ｂ、１０７ｃを介してＮＭＯＳトランジスタ３３のドレイン拡散領域１０２ｂに接続される。ソース拡散領域１０３ａ、１０３ｂは、電極１０７ｆ、１０７ｄを介して端子２２（２３）に接続される。又、Ｐウェル１０９は、ＮＭＯＳトランジスタ３２、３３のそれぞれと素子分離領域１０６ｃ、１０６ｂによって分離されたＰ型拡散層１０４を備える。Ｐ型拡散層１０４は、電極１０７ｅを介して端子２２（２３）に接続される。尚、Ｎ型拡散抵抗４２とＮＭＯＳトランジスタ３２とは、素子分離領域１０６ｄによって分離され、Ｎ型拡散抵抗４３とＮＭＯＳトランジスタ３３とは、素子分離領域１０６ａによって分離される。

このような構成の半導体装置の端子１２、１３のそれぞれに、例えば０Ｖ、＋１２Ｖの電圧を印加してストレス加速試験を実施する場合について説明する。この場合、端子１３から供給された電圧によってＮ型拡散抵抗４３の電位は１２Ｖとなる。又、ＮＭＯＳトランジスタ３２、３３の駆動状態に応じて異なるが、Ｐ型拡散層１０４を介して０Ｖ近傍の電圧がＰウェル１０９に供給される。このため、Ｎ型拡散抵抗４３とＰウェル１０９との境界に約１２Ｖの電位差が生じ、素子耐圧が１２Ｖより小さい素子は破壊される。従って、特許文献１に記載の半導体装置に対してストレス加速試験を行う場合、端子１２、１３間（外部端子４０１、４０２間）に印加する電位差がＮ型拡散抵抗４３の素子耐圧を超えないように制限する必要がある。

一方、特開平２−７０２２９号公報には、製品端子（外部端子）と入力バッファとの間に、外部サージ耐量向上のためのＰ型拡散抵抗が設けられた半導体装置が記載されている（特許文献２参照）。図４に、特許文献２に記載の半導体装置の入出力部の構成を示す。ここで、端子１３及び１４は、図１に示すパッド２０１及び２０２を介して外部端子４０１及び４０２に接続されているものとする。半導体チップ１００のストレス加速検査が行われる際、外部端子４０１に低電圧、外部端子４０２に高電圧が印加される。

図４を参照して、特許文献２に記載の半導体装置は、端子１４と、図示しない入力回路との間にＰ型拡散抵抗４４を備える。Ｐ型拡散抵抗４４の一端には、入力保護ダイオード３４及び６４が接続される。又、入力保護ダイオード３４のアノードはＧＮＤ端子２４を介して接地される。入力保護ダイオード６４のカソードはＶＤＤ端子７４を介して電源ＶＤＤに接続される。

図５は、図４における端子１４からＰ型拡散抵抗４４、４５を介して端子１５までの構造を示す断面図である。従来技術によるＰ型拡散抵抗４４、４５は、Ｐサブ９４上のＮウェル２０９上に形成される。又、Ｎウェル２０９上には、Ｐ型拡散抵抗４４、４５と、素子分離領域２０６ａ、２０６ｂによってそれぞれ分離されたＮ型拡散層２０４を備える。Ｎ型拡散層２０４は、電極２０７ｃを介してＶＤＤ端子７４（７５）に接続される。Ｐ型拡散抵抗４４の一端は、電極２０７ｂを介して端子１４に接続され、他端は、図５には図示しない入力保護ダイオード３４に接続される。Ｐ型拡散抵抗４５の一端は、電極２０７ａを介して端子１５に接続され、他端は、図５には図示しない入力保護ダイオード３５に接続される。

このような構成の半導体装置の端子１４、１５のそれぞれに、例えば０Ｖ、＋１２Ｖの電圧を印加してストレス加速試験を実施する場合について説明する。この場合、端子１４からＰ型拡散抵抗４４に０Ｖが供給される。又、Ｎ型拡散層２０４を介して１２Ｖ近傍の電圧がＮウェル２０９に供給される。このため、Ｐ型拡散抵抗４３とＮウェル２０９との境界に約１２Ｖの電位差が生じ、素子耐圧が１２Ｖより小さい素子は破壊される。従って、特許文献２に記載の半導体装置に対してストレス加速試験を行う場合、端子１４、１５間（外部端子４０１、４０２間）に印加する電位差がＰ型拡散抵抗４４の素子耐圧を超えないように制限する必要がある。

以上のように、従来技術においてストレス加速試験を行う際、隣接するリード線に印加する電圧値は、入出力部における素子耐圧等を考慮した値に設定される必要がある。このように、従来技術ではストレス加速試験における電圧値が低い値に制限されるため、高電圧では検出可能な導電性屑５００による短絡不良が顕在化しない可能性がある。

以下に、［発明を実施するための最良の形態］で使用される番号・符号を括弧付きで用いて、［課題を解決するための手段］を説明する。この番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明による半導体装置（１００）は、Ｐ型ウェル（９）上に形成される第１Ｎチャネル型ＭＯＳトランジスタ（３０）及び第２Ｎチャネル型ＭＯＳトランジスタ（３１）と、基板（９０）上に形成された第１Ｎ型ウェル（８ｂ）上に形成される第１Ｐ型拡散抵抗（４１）と、第２Ｎチャネル型ＭＯＳトランジスタ（３１）のゲートに接続され、第２Ｎチャネル型ＭＯＳトランジスタ（３１）の駆動動作を制御する制御回路（８００）とを具備する。第１Ｎチャネル型ＭＯＳトランジスタ（３０）のドレインは第１外部端子（４０１）に電気的に接続され、ソースは第２Ｎチャネル型ＭＯＳトランジスタ（３１）のソースとＰ型ウェル（９）とに電気的に接続される。第１Ｐ型拡散抵抗（４１）の一端（５１）は、第２Ｎチャネル型ＭＯＳトランジスタ（３１）のドレインに接続され、他端は第２外部端子（４０２）と第１Ｎ型ウェル（８ｂ）とに電気的に接続される。ストレス加速試験において第１外部端子（４０１）と第２外部端子（４０２）との間に高電圧が印加されるた場合、制御回路（８００）によって第２ＮＭＯＳトランジスタ（３１）がＯＮ状態になると、第１Ｐ型拡散層（９）の一端（５１）の電位がＰ型ウェル（９）に供給される。これにより、第１外部端子（４０１）と第２外部端子（４０２）との間に第１Ｐ型拡散抵抗（４１）及び第２ＮＭＯＳトランジスタ（３１）を介した電流が流れる。この電流値は、第１Ｐ型拡散抵抗（４１）の抵抗値によって制御される。又、第１Ｐ型拡散抵抗（４１）の他端は、第２外部端子（４０２）と第１Ｎ型ウェル（８ｂ）とに電気的に接続されているため、第１Ｐ型拡散抵抗（４１）と、その基板となる第１Ｎ型ウェル（８ｂ）との電位差は同等又は小さくなる。このため第１Ｐ型拡散抵抗（４１）と第１Ｎ型ウェル（８ｂ）との間で生じる電位差による素子破壊が抑制される。

本発明に係る制御回路（８００）は、基板（９０）に形成された第２Ｎ型ウェル（８ｃ）上に形成される第２Ｐ型拡散抵抗（８０２）を備える。第２Ｐ型拡散抵抗（８０２）の一端は、第２Ｎチャネル型ＭＯＳトランジスタ（３１）のゲートに接続され、他端（８０１）は第３外部端子（４０ｎ）と第２Ｎ型ウェル（８ｃ）とに電気的に接続される。このような構成により、制御回路（８００）は、第３外部端子（４０ｎ）から供給された電圧に応じた電圧を、相互に直列接続された第２Ｐ型拡散抵抗（８０２）及び第１抵抗素子（８０５）を介して第２Ｎチャネル型ＭＯＳトランジスタ（３１）のゲートに供給することができる。又、第２Ｐ型拡散抵抗（８０２）の他端（８０１）は、第３外部端子（４０ｎ）と第２Ｎ型ウェル（８ｃ）とに電気的に接続されているため、第２Ｐ型拡散抵抗（８０２）と、その基板となる第２Ｎ型ウェル（８ｃ）との電位差は同等又は小さくなる。このため第２Ｐ型拡散抵抗（８０２）と第２Ｎ型ウェル（８ｃ）との間で生じる電位差による素子破壊が抑制される。

本発明による半導体装置（１００）は、第１リード線（３０１）を介して第１外部端子（４０１）に接続される第１電極パッド（２０１）と、第２リード線（３０２）を介して第２外部端子（４０２）に接続される第２電極パッド（２０２）とを更に具備することが好ましい。第１Ｎチャネル型ＭＯＳトランジスタ（３０）のドレインは第１電極パッド（２０１）を介して第１外部端子（４０１）に接続され、第２Ｎチャネル型ＭＯＳトランジスタのドレインは第２電極パッド（２０２）を介して第２外部端子（４０２）に接続される。この際、第１リード線（３０１）と第２リード線（３０２）の少なくとも一部は隣接することが好ましい。

第１及び第２の態様に係る半導体装置（１００）は、基板（９０）上に形成された第２Ｎ型ウェル（８ａ）上に形成される第３Ｐ型拡散抵抗（４０）を更に具備する。第１Ｎチャネル型ＭＯＳトランジスタ（３０）のドレインは、第２Ｎ型ウェル（８ａ）と第３Ｐ型拡散抵抗（４０）の一端（５０）に電気的に接続する。又、第３Ｐ型拡散抵抗（４０）の他端は、第１外部端子（４０１）に接続される。

第３の態様に係る半導体装置（１００）は、第３Ｎ型ウェル（８ｄ）上に形成される第３Ｐ型拡散抵抗（４１ｂ）を更に具備する。第２Ｎチャネル型ＭＯＳトランジスタ（３１）のドレインは、第３Ｐ型拡散抵抗（４１ｂ）を介して第１Ｐ型拡散抵抗（４１ａ）に接続される。

第１の態様に係る半導体装置（１００）は、第２Ｎチャネル型ＭＯＳトランジスタ（３１）とともに出力バッファを形成するＰチャネル型ＭＯＳトランジスタ（６０）を更に具備することが好ましい。この場合、Ｐチャネル型ＭＯＳトランジスタ（６０）のドレインは、第１Ｐ型拡散抵抗（４１）の一端（５１）に電気的に接続される。

第２の態様に係る半導体装置（１００）は、第２Ｎチャネル型ＭＯＳトランジスタ（３１）とともに出力バッファを形成するＰチャネル型ＭＯＳトランジスタ（６０）を更に具備することが好ましい。この場合、Ｐチャネル型ＭＯＳトランジスタのドレインは、第１Ｐ型拡散抵抗（４１）の他端に電気的に接続される。

又、本発明による半導体装置（１００）は、第２Ｎチャネル型ＭＯＳトランジスタ（３１）とＰチャネル型ＭＯＳトランジスタ（６０）とを有する出力バッファに接続される内部回路（９００）を更に具備する。ストレス加速試験の際、この出力バッファの電源（７０、７１、２０、２１）と内部回路（９００）の電源（９０１、９０２）とは分離されることが好ましい。

又、本発明による半導体装置（１００）にストレス加速試験を行う際、第１外部端子（４０１）には、第１電位が供給され、第２外部端子（４０２）には、第１電位より高い電位の第２電位が供給されることが好ましい。

又、上述の半導体装置（１００）に対して行われる本発明によるテスト方法は、第１外部端子（４０１）及び第２外部端子（４０２）に０Ｖを供給するステップと、第２Ｎチャネル型ＭＯＳトランジスタ（４１）をオン状態にするステップと、第２外部端子（４０２）に供給する電圧を０Ｖから昇圧するステップとを具備する。この際、第１及び第２Ｎチャネル型ＭＯＳトランジスタ（４０、４１）の電源はフローティング状態であることが好ましい。

以上のように、少なくとも一部が隣接する２つのリード線（３０１、３０２）に対し、出力バッファを備える半導体装置（１００）の耐圧電圧より大きい電圧を印加することで、リード線（３０１、３０２）の近傍に存在する導電性屑（５００）とリード線（３０１、３０２）とを短絡させることができる。

本発明によれば、高品質な半導体装置を提供することができる。

又、信頼性の高いスクリーニングを行うことができる。

以下、添付図面を参照して、本発明による半導体装置、及び半導体装置のテスト方法の実施の形態を説明する。本発明による半導体装置は、図１に示される半導体チップ１００としてパッケージ６００内に収容される。半導体チップ１００は、複数のパッド２０１〜２０ｎを有する。複数のパッド２０１〜２０ｎのそれぞれは、リード線やボンディングワイヤによって外部端子に接続される。本発明によるストレス加速試験では、少なくとも一部が隣接するリード線３０１、３０２に接続する外部端子４０１、４０２に対して素子耐圧以上の電圧が印加される。これによって、リード線３０１、３０２を短絡させる可能性のある導電性屑５００を強制的に短絡させ、導電性屑５００による短絡性不良を顕在化させる。ここでは、リード線３０１、３０２はパッド２０１、２０２に接続されるものとする。図１では、パッド２０１とパッド２０２は隣接して設けられているが、これに限らず、パッド２０１とパッド２０２との間に他のパッドが設けられていても構わない。又、外部端子４０１、４０２も隣接して設けられていても、隣接していなくてもどちらでも良い。

１．第１の実施の形態
（構成）
図６から図８を参照して、本発明による半導体装置の第１の実施の形態を説明する。図６は、本発明による半導体装置の第１の実施の形態における入出力部の構成を示す回路図である。図１を参照して、本発明による半導体チップ１００は、製品機能を実現する内部回路９００と、リード線を介して外部端子に接続する複数のパッド２０１〜２０ｎと、内部回路９００とパッド２０１〜２０ｎとを接続する入出力回路１１０、１１１、及び制御回路８００とを具備する。入出力回路１１０、１１１はそれぞれ複数設けられ、パッド２０１〜２０ｎのいずれかを介してリード線及び外部端子に接続される。ここで入出力回路１１０、１１１は、少なくとも一部が隣接するリードに接続された２つのパッドのそれぞれに接続されることが好ましい。以下では、複数の入出力回路１１０、１１１のうち、パッド２０１、２０２に接続する入出力回路１１０、１１１について説明する。又、制御回路８００はパッド２０ｎに接続しているものとして説明する。

制御回路８００は、パッド２０１〜２０ｎのいずれかを介して外部端子に接続される。又、制御回路８００は、抵抗８０３を介して入出力回路１１１に接続される。制御回路８００は、複数設けられ、複数の入出力回路１１１のそれぞれに接続されても良いが、制御回路８００の数は入出力回路１１１の数より少ないことが好ましい。この場合、制御回路８００は、抵抗８０５及び抵抗８１１〜８１ｉを介して複数の入出力回路１１１に接続される。このように、半導体チップ１００に設けられる制御回路８００の数を抑制することで回路面積を縮小することができる。特に、半導体チップ１００に設けられる制御回路８００の数を１つとすることは、面積コストの低減に対して有効である。

図６を参照して、入出力回路１１０は、パッド２０１に接続する端子１０と、端子１０と入力回路（図示なし）との間に設けられるＰ型拡散抵抗４０と、ＮＭＯＳトランジスタ３０及びＰＭＯＳトランジスタ６０を有する出力バッファとを具備する。Ｐ型拡散抵抗４０の一端は端子１０に接続され、他端はノード５０を介してＮＭＯＳトランジスタ３０及びＰＭＯＳトランジスタ６０のドレインに接続される。又、ＮＭＯＳトランジスタ３０のソースはノード２０を介して接地され、ＰＭＯＳトランジスタ６０のソースは、ＶＤＤ端子７０を介して電源ＶＤＤに接続される。又、ストレス加速試験の際、端子１０には外部端子４０１から０Ｖが供給される。

又、入出力回路１１１は、パッド２０２に接続する端子１１と、端子１１と入力回路（図示なし）との間に設けられるＰ型拡散抵抗４１と、ＮＭＯＳトランジスタ３１及びＰＭＯＳトランジスタ６１を有する出力バッファとを具備する。Ｐ型拡散抵抗４１の一端は端子１１に接続され、他端はノード５１を介してＮＭＯＳトランジスタ３１及びＰＭＯＳトランジスタ６１のドレインが接続される。又、ＮＭＯＳトランジスタ３１のソースはＧＮＤ端子２１を介して接地され、ＰＭＯＳトランジスタ６１のソースは、ＶＤＤ端子７１を介して電源ＶＤＤに接続される。又、ストレス加速試験の際、端子１１には外部端子４０２から０Ｖよりも高い電圧（例えば１２Ｖ）が供給される。

ＮＭＯＳトランジスタ３０、３１、ＰＭＯＳトランジスタ６０、６１のゲートは、内部回路９００に接続される。内部回路９００は、ＶＤＤ端子９０１を介して電源ＶＤＤに接続され、ＧＮＤ端子９０２を介してＧＮＤに接続される。通常、ＶＤＤ端子７０、７１、及びノード２０、２１は、半導体装置（半導体チップ１００）の製品電源（内部回路９００の電源ＶＤＤ及びＧＮＤ）に接続される。一方、本発明による半導体装置に対してストレス加速試験が行われる場合、ＶＤＤ端子７０、７１とＶＤＤ端子９０１、ノード２０、２１とＧＮＤ端子９０２は分離される。すなわち、ストレス加速試験の際、ＶＤＤ端子７０、７１とノード２０、２１はフローティング状態となる。又、ＮＭＯＳトランジスタ３１のゲートは、ノードＡ及び抵抗８０５を介して制御回路８００に接続される。ストレス加速試験時、ＮＭＯＳトランジスタ３１は、制御回路８００から供給される電圧によって制御される。

制御回路８００は、パッド２０ｎに接続される端子８０１と、Ｐ型拡散抵抗８０２とを備え、パッド２０ｎから供給される電位に応じて、入出力回路１１１におけるＮＭＯＳトランジスタ３１の駆動動作を制御する。Ｐ型拡散抵抗８０２の一端は、ノード８０３に接続され、他端は端子８０１に接続される。ノード８０３は、抵抗８０５を介してＮＭＯＳトランジスタ３１のゲートに接続される。入出力回路１１１が複数（ｉ＋１個）存在する場合、ノード８０３は、複数の抵抗８１１〜８１ｉを介して図示しない他の入出力回路１１１（ｉ個）におけるＮＭＯＳトランジスタ３１に接続されることが好ましい。これにより、１つの制御回路８００で複数の入出力回路１１１のＮＭＯＳトランジスタ３１を制御することができる。又、図示しないが、Ｐ型拡散抵抗８０２とノード８０３との間に入力保護ダイオードが設けられても構わない。

図７は、図６における端子１０からＰ型拡散抵抗４０、ＮＭＯＳトランジスタ３０、３１、Ｐ型拡散抵抗４１を介して端子１１までの第１の実施の形態における構造を示す断面図である。図７を参照して、入出力回路１１０及び１１１に含まれるＮＭＯＳトランジスタ３０及び３１は、Ｐサブ９０上のＰウェル９上に形成される。ＮＭＯＳトランジスタ３０は、ポリシリコンゲート１ａ、ドレイン拡散層２ａ、ソース拡散層３ａを備え、ＮＭＯＳトランジスタ３１は、ポリシリコンゲート１ｂ、ドレイン拡散層２ｂ、ソース拡散層３ｂを備える。又、Ｐウェル９上には、電極７ｇ、７ｈ、７ｉを介してＧＮＤ端子に接続されるＰ型拡散層４が形成される。ソース拡散層３ａ、３ｂは、それぞれ電極７ｊ、７ｆを介してＧＮＤ端子に電気的に接続される。これにより、ソース拡散層３ａ、３ｂとＰウェル９はＧＮＤ端子と同電位となる。ここで、ＧＮＤ端子が開放端である場合、ソース拡散層３ａ、３ｂ、Ｐウェル９、ＧＮＤ端子の電位は、ＮＭＯＳトランジスタ３０、３１の駆動動作によって決定する同一の電圧値となる。尚、ソース拡散層３ａとＰ型拡散層４との間は、素子分離領域６ｆによって分離され、ソース拡散層３ｂとＰ型拡散層４との間は素子分離領域６ｃによって分離される。又、複数のＰ型拡散層４の間は、複数の素子分離領域６ｄ、６ｅによって分離される。

又、ポリシリコンゲート１ａ、１ｂは、それぞれ電極７ｋ、７ｅを介して内部回路９００に接続される。又、ポリシリコンゲート１ｂは、電極７ｅ及びノードＡを介して図８に示す抵抗８０５の一端に接続される。

Ｐ型拡散抵抗４０は、Ｐサブ９０上のＮウェル８ａ上に形成される。ＮＭＯＳトランジスタ３０のドレイン拡散層２ａは、ノード５０を介してＮウェル８ａ及びＰ型拡散抵抗４０の一端に電気的に接続される。詳細には、ドレイン拡散層２ａは、電極７ｌ、７ｍを介して、Ｎウェル８ａ上に形成されたＮ型拡散層５ａに接続される。又、ドレイン拡散層２ａは、電極７ｌ、７ｎを介してＰ型拡散抵抗４０の一端に接続される。これにより、ドレイン拡散層５ａ、Ｎウェル８ａ、Ｐ型拡散抵抗４０の一端は同電位となる。Ｐ型拡散抵抗４０の他端は電極７ｏを介して端子１０に接続される。このため、端子１０から供給された電圧は、Ｐ型拡散抵抗４０によって電圧降下し、ノード５０を介してソース拡散層２ａ、及びＮウェル８ａに供給される。尚、Ｎ型拡散層５ａとＰ型拡散抵抗４０との間は素子分離領域６ｈによって分離され、Ｎ型拡散層５ａとドレイン拡散層２ａとの間は素子分離領域６ｇによって分離される。

Ｐ型拡散抵抗４１は、Ｐサブ９０上のＮウェル８ｂ上に形成される。ＮＭＯＳトランジスタ３１のドレイン拡散層２ｂは、ノード５１を介してＰ型拡散抵抗４１の一端に電気的に接続される。詳細には、ドレイン拡散層２ｂは、電極７ｄ、７ｃを介してＰ型拡散抵抗４１の一端に接続される。又、Ｐ型拡散抵抗４１の他端は、Ｎウェル８ｂと端子１１とに電気的に接続される。詳細には、Ｐ型拡散抵抗４１の他端は、電極７ｂを介して端子１１に電気的に接続され、Ｎウェル８ｂは、Ｎウェル８ｂ上に形成されたＮ型拡散層５ｂ及び電極７ａを介して端子１１に電気的に接続される。これにより、Ｐ型拡散抵抗４１の他端とＮウェル８ｂは、端子１１と同電位となる。又、端子１１から供給された電圧は、Ｐ型拡散抵抗４１によって電圧降下し、ノード５１を介してソース拡散層２ｂに供給される。尚、Ｎ型拡散層５ｂとＰ型拡散抵抗４１との間は素子分離領域６ａによって分離され、Ｐ型拡散抵抗４１とドレイン拡散層２ｂとの間は素子分離領域６ｂによって分離される。

図８は、制御回路８００の実施の形態における構造を示す断面図である。図８を参照して、制御回路８００は、Ｐサブ９０上のＮウェル８ｃ上に形成されたＰ型拡散抵抗８０２及びＮ型拡散層５ｃを備える。Ｐ型拡散抵抗８０２の一端は、電極７ｒ、ノード８０３、抵抗８０５、及びノードＡを介して図７に示すＮＭＯＳトランジスタ３１のポリシリコンゲート１ｂに電気的に接続される。Ｐ型拡散抵抗８ｃの他端は、端子８０１とＮウェル８ｃとに電気的に接続される。詳細には、Ｐ型拡散抵抗８０２の他端は、電極７ｑを介して端子１１に電気的に接続される。又、Ｎウェル８ｃは、Ｎウェル８ｃ上に形成されたＮ型拡散層５ｃ及び電極７ｐを介して端子８０１に電気的に接続される。これにより、Ｐ型拡散抵抗４１の他端とＮウェル８ｂは、端子１１と同電位となる。以上のような構成により、制御回路８００は、端子８０１から供給された電圧に応じた電圧を、抵抗８０５を介してＮＭＯＳトランジスタ３１のゲートに印加し、ＮＭＯＳトランジスタ３１の駆動動作を制御する。ここで、入出力回路１１１が複数（ｉ＋１個）存在する場合、Ｐ型拡散抵抗８０２の一端は、ノード８０３、及び複数の抵抗８０５、８１１〜８１ｉを介して複数の入出力回路１１１（ｉ＋１個）のＮＭＯＳトランジスタ３１に接続されることが好ましい。これにより、１つの制御回路８００で複数の入出力回路１１１のＮＭＯＳトランジスタ３１を制御することができる。

ストレス加速試験では、外部端子４０１からパッド２０１を介して端子１０に対し低電圧が印加され、外部端子４０２からパッド２０２を介して端子１１に対し、高電圧が印加される。この間、外部端子４０ｎからパッド２０ｎを介して端子８０１に対し、ＮＭＯＳ３１がＯＮ状態となるような電圧が印加される。端子１０と端子１１に印加される電圧の電位差は、Ｐ型拡散抵抗４０、４１の抵抗値と入出力回路１１０、１１１における素子耐圧に応じて設定される。詳細には、端子１０に印加される電圧は、端子１０からＰ型拡散抵抗４０に印加される電圧値と、ノード５０を介してＮウェル８ａに印加される電圧値との電位差が、Ｎウェル８ａとＰ型拡散抵抗４０と間の素子耐圧（例えば±６Ｖの絶対値）以下となるように設定される。又、端子１１に印加される電圧は、端子１１からＮウェル８ｂに印加される電圧値と、Ｐ型拡散抵抗４１による電圧降下後の電圧値との電位差が、Ｎウェル８ｂとＰ型拡散抵抗４１と間の素子耐圧（例えば±６Ｖの絶対値）以下となるように設定される。

（テスト方法）
次に、本発明による半導体チップ１００に対するストレス加速試験方法の実施の形態を説明する。図１を参照して、少なくとも一部が隣接するリード線３０１、３０２上に存在する導電性屑５００を顕在化するためのストレス加速試験について説明する。ここでは、ストレス加速試験によって、外部端子４０１、４０２に出力バッファの素子耐圧以上の電圧が供給されることで、リード線３０１及び３０２の近傍に存在する導電性屑５００はリード線３０１及び３０２と短絡状態となる。そして、その後のリークテストによってリード線３０１、３０２の短絡の有無が検査され、導電性屑５００による短絡性不良が検出される。

以下、本発明による半導体チップ１００に対するストレス加速試験方法の手順及び動作原理を説明する。先ず、ストレス加速試験を開始する前に、ＧＮＤ端子（ノード２０、２１）及びＶＤＤ端子７０、７１は開放されフローティング状態に設定される。これにより入出力回路１１０、１１１の電源と内部回路９００の電源とが分離される。又、内部回路９００から見てポリシリコンゲート１ａ、１ｂに対するインピーダンスが、ハイインピーダンスに設定される。ここで、ＮＭＯＳトランジスタ３０はＯＮ状態でもＯＦＦ状態でもどちらでも構わない。

当初、端子１０、１１、８０１に０Ｖが印加される。次に、ＮＭＯＳトランジスタ３１がＯＮ状態になるまで、端子８０１に印加される電圧が昇圧される。最後に、端子１１と端子８０１とに印加される電圧が昇圧され、一定期間ストレス加速試験が行われる。ここでは、一例として、端子１１及び端子８０１に１２Ｖの電圧が印加されてストレス加速試験が行われる。

以上のように、外部端子４０１、４０２からリード線３０１、３０２を介して端子１０、１１に対して電位差が１２Ｖの電圧が供給されることでストレス加速試験が行われる。又、ストレス加速試験の後、外部端子４０１、４０２間（リード線３０１、３０２間）が短絡していないかどうかのリーク試験が行われる。

ここで、端子１１から端子１０への電流経路、及び素子耐圧と各素子に印加される電圧との関係について説明する。ストレス加速試験時、ＮＭＯＳトランジスタ３０がＯＮ状態である場合、電流経路は、端子１１〜Ｐ型拡散抵抗４１〜ＮＭＯＳトランジスタ３１〜ＮＭＯＳトランジスタ３０〜Ｐ型拡散抵抗４０〜端子１０となる。

この際、Ｎウェル８ｂの電位は１２Ｖ、Ｐ型拡散抵抗４１における電極７ｂ直下の電位は１２Ｖ、電極７ｃ直下の電位はＰ型拡散抵抗４１による電圧降下により１２Ｖ以下となる。このため、Ｐ型拡散抵抗４１とＮウェル８ｂとで形成されるダイオード８１は逆方向接続となり、ダイオードに起因する電流の発生は抑止される。又、電極７ｃ直下のＰ型拡散抵抗４１の電位とＮウェル８ｂとの電位差がＰ型拡散層４１とＮウェル８ｂと間における素子耐圧以下であれば、従来技術のような素子破壊を防止できる。例えば、素子耐圧が±６Ｖの場合、電極７ｃ直下のＰ型拡散抵抗４１の電位が６Ｖ以上となるようにＰ型拡散抵抗４１の抵抗値が設定される。本実施の形態では、電極７ｃ直下のＰ型拡散抵抗４１の電位は電圧降下により６Ｖとなる。

ＮＭＯＳトランジスタ３１は、制御回路８００によってＯＮ状態となっているため、Ｐ型拡散抵抗４１に接続されたソース拡散領域２ｂによって、ドレイン拡散層３ｂには約６Ｖ（６Ｖからソースドレイン抵抗による電圧降下分を減じた値）の電圧が供給される。このため、ノード２１及びノード２０を介して、Ｐウェル９及びドレイン拡散層３ａにも約６Ｖの電圧が供給される。Ｐウェル９と、ソース拡散層２ａ、２ｂ及びドレイン拡散層３ａ、３ｂ（Ｎ型拡散層）とは同電位となるため、素子破壊は発生しない。

ＮＭＯＳトランジスタ３０がＯＮ状態である場合、ソース拡散層２ａを介してＮウェル８ａ及びＰ型拡散抵抗の一端には、約６Ｖの電圧が供給される。これにより、Ｎウェル８ａの電位は約６Ｖ、Ｐ型拡散抵抗４０における電極７ｎ直下の電位は約６Ｖ、電極７ｏ直下の電位は０Ｖとなる。このため、Ｐ型拡散抵抗４０とＮウェル８ａとで形成されるダイオード８０は逆方向接続となり、ダイオードに起因する電流の発生は抑止される。又、上述と同様に、Ｐ型拡散抵抗４０とＮウェル８ａとの間における素子耐圧が±６Ｖの場合、素子破壊は発生しない。

一方、ストレス加速試験時、ＮＭＯＳトランジスタ３０がＯＦＦ状態である場合、電流経路は、端子１１〜Ｐ型拡散抵抗４１〜ＮＭＯＳトランジスタ３１〜Ｐウェル９〜Ｎウェル８ａ（ソース拡散層２ａ）〜Ｐ型拡散抵抗４０〜端子１０となる。

上述と同様に、Ｐウェル９の電位は約６Ｖとなる。ＮＭＯＳトランジスタ３０がＯＮ状態である場合、ソース拡散層２ａ、Ｎウェル８ａ、電極７ｎ直下のＰ型拡散層４０における電位は、Ｐウェル９の電位の約６Ｖより低い値となる。このため、Ｐウェル９とソース拡散層２ａ及びＮウェル８ａは順方向接続のダイオードを形成し、このダイオードを経路に電流が流れる。ただし、電流の大きさは、Ｐ型拡散層４０の抵抗値により制御される。又、Ｐ型拡散層４０の電位は、Ｎウェル８ａの電位より低い値となるため、Ｐ型拡散抵抗４０とＮウェル８ａとで形成されるダイオード８０は逆方向接続となり、ダイオードに起因する電流の発生は抑止される。更に、上述と同様に、Ｐ型拡散抵抗４０とＮウェル８ａとの間における素子耐圧が±６Ｖの場合、素子破壊は発生しない。

次に、ストレス加速試験時における制御回路８００について説明する。端子８０１に高電圧（ここでは１２Ｖ）が印加されると、Ｎウェル８ｃの電位は１２Ｖ、Ｐ型拡散抵抗８０２における電極７ｑ直下の電位は１２Ｖ、端子８０１には電流が流れないため、電極７ｒ直下の電位は１２Ｖ以下となる。このため、Ｐ型拡散抵抗８０２とＮウェル８ｃとで形成されるダイオード８０４に流れる電流は抑止される。又、電極７ｒ直下のＰ型拡散抵抗８０２とＮウェル８ｃとの電位差がＰ型拡散層８０２とＮウェル８ｃと間における素子耐圧以下であれば素子破壊を防止できる。又、Ｐ型拡散抵抗８０２と抵抗素子８０５の合成抵抗値は、本来の出力バッファとして機能させる場合に、内部回路９００から電圧伝達に支障がない程度に設定される。

以上のように、本発明では、ストレス試験用の高電圧がＰ型拡散抵抗４０、４１を介して供給される。又、Ｐ型拡散抵抗４１とその基板となるＮウェル８ｂ、Ｐ型拡散抵抗４０とその基板となるＮウェル８ａはそれぞれ電気的に接続されている。このため、ストレス加速試験において外部端子間（リード線間）に従来よりも高い電圧を印加しても、従来技術のような素子破壊は発生しない。従って、本発明によれば、リード線３０１及び３０２上、又はその近傍にある導電性屑５００による短絡性不良を従来技術よりも効果的に顕在化して検出することができる。

又、端子１１から端子１０へと流れる電流は、Ｐ型拡散抵抗４０、４１を介して流れるため、Ｐ型拡散抵抗４０、４１の抵抗値を適切な値に設定すれば、大電流を防止することができる。又、端子１１から端子１０へと流れる電流によるエレクトロマイグレーションによって配線が破壊されない程度にアルミ配線幅を設定することが好ましい。このように、本発明では、Ｐ型拡散抵抗４０、４１によって、端子１１から端子１０に流れる電流を制御することができ、アルミ配線のエレクトロマイグレーションを防止することができる。

更に、本発明による半導体装置は、出力バッファと外部端子４０１、４０２との間に抵抗素子（Ｐ型拡散抵抗４０、４２）が設けられている構成である。このため、通常使用電圧範囲であれば、出力バッファは問題なく動作する。

２．第２の実施の形態
図９を参照して、本発明による半導体装置の第２の実施の形態を説明する。図９は、本発明による半導体チップ１００の入出力部の第２の実施の形態における構成を示す回路図である。第２の実施の形態におけるＰ型拡散抵抗４０、４１は、図９に示すようにＰＭＯＳトランジスタ６０、６１のドレインとＮＭＯＳトランジスタ３０、３１のドレインとの間に設けられる。その他の構成は、第１の実施の形態と同様である。又、図９における端子１０からＰ型拡散抵抗４０、ＮＭＯＳトランジスタ３０、３１、Ｐ型拡散抵抗４１を介して端子１１までの第２の実施の形態における断面構造は、第１の実施の形態と同様である（図８参照）。このように、Ｐ型拡散抵抗４０、４１の配置が変更されても、図７に示す構造であれば、第１の実施の形態と同様な動作原理により、端子１０及び１１に素子耐圧以上の電位差を印加してストレス加速試験を行うことができる。

３．第３の実施の形態
図１０及び図１１を参照して、本発明による半導体装置の第３の実施の形態を説明する。図１０は、本発明による半導体チップ１００の入出力部の第３の実施の形態における構成を示す回路図である。第３の実施の形態と第１の実施の形態とは、入出力回路１１０、１１１が異なる構成を示し、その他の構成は同様である。第３の実施の形態における入出力回路１１０は、第１の実施の形態における入出力回路１１０からＰ型拡散層４０が削除された構成である。又、第３の実施の形態における入出力回路１１１は、第１の実施の形態における入出力回路１１１のＰ型拡散抵抗４１をＰ型拡散抵抗４１ａ、４１ｂに替えた構成である。ここで、Ｐ型拡散抵抗４１ａとＰ型拡散抵抗４１ｂとはノード５１０を介して直列に接続される。これにより、ＮＭＯＳトランジスタ３１のドレインは、Ｐ型拡散抵抗４１ａ、４１ｂを介して端子１１に接続される。Ｐ型拡散抵抗４１ａの抵抗値は、第１の実施の形態におけるＰ型拡散抵抗４１と同様な抵抗値に設定される。又、Ｐ型拡散抵抗４１ｂの抵抗値は、第１の実施の形態におけるＰ型拡散抵抗４０と同様な抵抗値が設定される。

図１１は、図１０における端子１０から、ＮＭＯＳトランジスタ３０、３１、Ｐ型拡散抵抗４１ａ、４１ｂを介して端子１１までの第３の実施の形態における構造を示す断面図である。図１０を参照して、第１の実施の形態と同様に、入出力回路１１０及び１１１に含まれるＮＭＯＳトランジスタ３０及び３１は、Ｐサブ９０上のＰウェル９上に形成される。ＮＭＯＳトランジスタ３０は、ポリシリコンゲート１ａ、ドレイン拡散層２ａ、ソース拡散層３ａを備え、ＮＭＯＳトランジスタ３１は、ポリシリコンゲート１ｂ、ドレイン拡散層２ｂ、ソース拡散層３ｂを備える。Ｐウェル９上には、電極７ｇ、７ｈ、７ｉを介してＧＮＤ端子に接続されるＰ型拡散層４が形成される。ソース拡散層３ａ、３ｂは、それぞれ電極７ｊ、７ｆを介してＧＮＤ端子に電気的に接続される。これにより、ソース拡散層３ａ、３ｂとＰウェル９はＧＮＤ端子と同電位となる。ここで、ＧＮＤ端子が開放端である場合、ソース拡散層３ａ、３ｂ、Ｐウェル９、ＧＮＤ端子の電位は、ＮＭＯＳトランジスタ３０、３１の駆動動作によって決定する同一の電圧値となる。又、ＮＭＯＳトランジスタ３０のドレイン拡散層２ａは、ノード５０を介して端子１０に電気的に接続される。尚、ソース拡散層３ａとＰ型拡散層４との間は、素子分離領域６ｆによって分離され、ソース拡散層３ｂとＰ型拡散抵抗４との間は素子分離領域６ｃによって分離される。又、複数のＰ型拡散層４の間は、複数の素子分離領域６ｄ、６ｅによって分離される。

第１の実施の形態と同様にポリシリコンゲート１ａ、１ｂは、それぞれ電極７ｋ、７ｅを介して内部回路９００に接続される。又、ポリシリコンゲート１ｂは、電極７ｅ及びノードＡを介して図８に示す抵抗８０５の一端に接続される。

Ｐ型拡散抵抗４１ａは、Ｐサブ９０上のＮウェル８ｂ上に形成される。又、Ｐ型拡散抵抗４１ｂは、Ｐサブ９０上のＮウェル８ｄ上に形成される。Ｎウェル８ｂとＮウェル８ｄと間には、Ｐウェル９ｂが形成される。Ｐウェル９ａは、Ｐウェル９ａ上に形成されたＰ型拡散層４ａを介してノード２０（２１）に接続される。これにより、Ｐウェル９ａは、ノード２０（２１）と同電位となる。ＮＭＯＳトランジスタ３１のドレイン拡散層２ｂは、ノード５１を介してＰ型拡散抵抗４１ｂの一端に電気的に接続される。詳細には、ドレイン拡散層２ｂは、電極７ｄ、７ｃを介してＰ型拡散抵抗４１ｂの一端に接続される。又、Ｐ型拡散抵抗４１ｂの他端は、ノード５１０を介してＰ型拡散抵抗４１ａの一端、及びＮウェル８ｄに電気的に接続される。詳細には、Ｐ型拡散抵抗４１ｂの他端は、電極７ｓ、７ｔを介してＰ型拡散抵抗４１ａの一端に接続され、電極７ｓ、７ｖ、及びＮ型拡散層５ｄを介してＮウェル８ｄに接続される。これにより、Ｐ型拡散抵抗４１ｂの他端及びＰ型拡散抵抗４１ｂの一端と、Ｎウェル８ｂとは、同電位となる。Ｐ型拡散抵抗４１ａの他端は、Ｎウェル８ｂと端子１１とに電気的に接続される。詳細には、Ｐ型拡散抵抗４１ａの他端は、電極７ｂを介して端子１１に電気的に接続され、Ｎウェル８ｂは、Ｎウェル８ｂ上に形成されたＮ型拡散層５ｂ及び電極７ａを介して端子１１に電気的に接続される。これにより、Ｐ型拡散抵抗４１ａの他端とＮウェル８ｂは、端子１１と同電位となる。又、端子１１から供給された電圧は、Ｐ型拡散抵抗４１ａ、４１ｂによって電圧降下し、ノード５１を介してソース拡散層２ｂに供給される。尚、Ｎ型拡散層５ｂとＰ型拡散抵抗４１ａとの間は素子分離領域６ａによって分離され、Ｐ型拡散抵抗４１ａとＰ型拡散層４ａとの間は素子分離領域６ｂによって分離され、Ｐ型拡散層４ａとＮ型拡散層５ｄとの間は素子分離領域４１ｋによって分離され、Ｎ型拡散層５ｄとＰ型拡散抵抗４１ｂとの間は素子分離領域４１ｌによって分離され、Ｐ型拡散抵抗４１ｂとドレイン拡散層２ｂとの間は素子分離領域６ｊによって分離される。

制御回路８００における構造は第１の実施の形態と同様である（図８参照）。しかし、第３の実施の形態におけるストレス加速試験において端子１１から印加された電圧は、２つのＰ型拡散抵抗４１ａ、４１ｂによって電圧降下されてＮＭＯＳトランジスタ３１のソースに供給される。このため、第１の実施の形態よりも低い電圧でＮＭＯＳトランジスタ３１はＯＮ状態になる。従って、第３の実施の形態における端子８０１には、端子１１に印加される電圧より低い電圧（例えば６Ｖ）が印加される。

以上のような構成により、第３の実施の形態におけるストレス加速試験時の端子１０、１１間に流れる電流経路は、端子１１〜Ｐ型拡散抵抗４１ａ〜Ｐ型拡散抵抗４１ｂ〜ＮＭＯＳトランジスタ３１〜ＮＭＯＳトランジスタ３０（又はＰウェル９〜ソース拡散層２ａ）〜端子１０となる。このため、端末１０にＰ型拡散抵抗４１が接続されていなくても、第１の実施の形態と同様に２つのＰ型拡散抵抗４１ａ、４１ｂによって端子間に流れる電流を制御することができる。

又、第１の実施の形態と同様な動作原理によって、Ｐ型拡散抵抗４１ａ、４１ｂとＮウェル８ａとで形成されるダイオード８１ａ、８１ｂは逆方向接続となる。更に、端子１０、１１間に高電圧を印加しても素子間の電位差が素子耐圧内に制御されるため、素子破壊を防ぐことができる。

以上のように、本発明によれば、パッケージ絶縁物内で隣接するリード線やボンディングワイヤに対し、高電圧を印加することができる。これにより、従来技術では検出できなかったパッケージ内に内在するショート性不良を検出することが可能となる。又、外部端子から電圧が印加されるＰ型拡散抵抗４０、４１が形成されるＮウェル８ａ、８ｂを高電位側に接続することでＰ型拡散抵抗４０、４１とＮウェル８ａ、８ｂとの電位差を抑制し、素子破壊を防ぐことができる。更に、外部端子と出力バッファとの間に流れる電流をＰ型拡散抵抗４０、４１（４１ａ、４１ｂ）によって制御することができるため、ストレス加速試験に起因するエレクトロマイグレーションを抑制することができる。

以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。第３の実施の形態では、第１の実施の形態における構成からＰ型拡散抵抗４０を除き、Ｐ型拡散抵抗４１に替えてＰ型拡散抵抗４１ａ、４１ｂを備える構成であるが、第２の実施の形態にも適用できる。この場合、第２の実施の形態における構成からＰ型拡散抵抗４０を除き、Ｐ型拡散抵抗４１に替えて、ＰＭＯＳトランジスタ７１とＮ型ＭＯＳトランジスタ３１との間に直列接続されたＰ型拡散抵抗４１ａ、４１ｂを備える構成となる。

図１は、ストレス加速試験が行われる半導体製品の構成を示す平面図である。 図２は、従来技術による半導体装置の入出力部の構成を示す回路図である。 図３は、従来技術による半導体装置の入出力部の構成を示す断面図である。 図４は、従来技術による半導体装置の入出力部の構成を示す回路図である。 図５は、従来技術による半導体装置の入出力部の構成を示す断面図である。 図６は、本発明による半導体装置の入出力部の第１の実施の形態における構成を示す回路図である。 図７は、本発明による半導体装置の入出力部の第１及び第２の実施の形態における構成を示す断面図である。 図８は、本発明による半導体装置の制御回路の実施の形態における構成を示す断面図である。 図９は、本発明による半導体装置の入出力部の第２の実施の形態における構成を示す回路図である。 図１０は、本発明による半導体装置の入出力部の第３の実施の形態における構成を示す回路図である。 図１１は、本発明による半導体装置の入出力部の第３の実施の形態における構成を示す断面図である。

符号の説明

１ａ、１ｂ：ポリシリコンゲート
２ａ、２ｂ：ドレイン拡散層
３ａ、３ｂ：ソース拡散層
４：Ｐ型拡散層
５ａ、５ｂ、５ｃ：Ｎ型拡散層
６ａ〜６ｊ：素子分離領域
７ａ〜７ｔ：電極
８ａ、８ｂ、８ｃ：Ｎウェル
９：Ｐウェル
１０、１１、２０、２１、７０、７１、８０１：端子
３０、３１：Ｎチャネル型ＭＯＳトランジスタ
４０、４１、４１ａ、４１ｂ、８０２：Ｐ型拡散抵抗
５０、５１、５１０、８０３、Ａ：ノード
６０、６１：Ｐチャネル型ＭＯＳトランジスタ
８０、８１、８１ａ、８１ｂ、８０４：寄生ダイオード
９０：Ｐサブ
１００：半導体チップ
１１０、１１１：入出力回路
２０１〜２０ｎ：パッド
３０１、３０２：リード線
４０１〜４０ｎ：外部端子
５００：導電性屑
６００：パッケージ
８００：制御回路
８０５：抵抗
９００：内部回路
９０１：ＶＤＤ端子
９０２：ＧＮＤ端子

Claims (12)

1. 基板上に形成されたＰ型ウェル上に形成される第１Ｎチャネル型ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ及び第２Ｎチャネル型ＭＯＳトランジスタと、
   前記基板上に形成された第１Ｎ型ウェル上に形成される第１Ｐ型拡散抵抗と、
   前記第２Ｎチャネル型ＭＯＳトランジスタのゲートに接続され、前記第２Ｎチャネル型ＭＯＳトランジスタの駆動動作を制御する制御回路とを具備し、
   前記第１Ｎチャネル型ＭＯＳトランジスタのドレインは第１外部端子に電気的に接続され、ソースは前記第２Ｎチャネル型ＭＯＳトランジスタのソースと前記Ｐ型ウェルとに電気的に接続され、
   前記第１Ｐ型拡散抵抗の一端は、前記第２Ｎチャネル型ＭＯＳトランジスタのドレインに接続され、他端は前記第２外部端子と前記第１Ｎ型ウェルとに電気的に接続される
   半導体装置。
2. 請求項１に記載の半導体装置において、
   前記制御回路は、基板上に形成された第２Ｎ型ウェル上に形成される第２Ｐ型拡散抵抗を備え、
   前記第２Ｐ型拡散抵抗の一端は、前記第２Ｎチャネル型ＭＯＳトランジスタのゲートに接続され、他端は第３外部端子と前記第２Ｎ型ウェルとに電気的に接続される
   半導体装置。
3. 請求項２に記載の半導体装置において、
   前記第２Ｎチャネル型ＭＯＳトランジスタと、前記第１Ｐ型拡散抵抗とを備える出力バッファを複数具備し、
   前記第２Ｐ型拡散抵抗の一端は、複数の第２Ｎチャネル型ＭＯＳトランジスタのゲートに電気的に接続される
   半導体装置。
4. 請求項１から３いずれか１項に記載の半導体装置において、
   第１リード線を介して前記第１外部端子に接続される第１電極パッドと、第２リード線を介して前記第２外部電極に接続される第２電極パッドとを更に具備し、
   前記第１Ｎチャネル型ＭＯＳトランジスタのドレインは前記第１電極パッドを介して前記第１外部端子に接続され、
   前記第２Ｎチャネル型ＭＯＳトランジスタのドレインは前記第２電極パッドを介して前記第２外部端子に接続され、
   前記第１リード線と前記第２リード線の少なくとも一部は隣接する
   半導体装置。
5. 請求項１から４いずれか１項に記載の半導体装置において、
   基板上に形成された第２Ｎ型ウェル上に形成される第３Ｐ型拡散抵抗を更に具備し、
   前記第１Ｎチャネル型ＭＯＳトランジスタのドレインは、前記第２Ｎ型ウェルと前記第３Ｐ型拡散抵抗の一端に電気的に接続し、
   前記第３Ｐ型拡散抵抗の他端は、前記第１外部端子に接続される
   半導体装置。
6. 請求項１から４いずれか１項に記載の半導体装置において、
   第３Ｎ型ウェル上に形成される第３Ｐ型拡散抵抗を更に具備し、
   前記第２Ｎチャネル型ＭＯＳトランジスタのドレインは、前記第３Ｐ型拡散抵抗を介して前記第１Ｐ型拡散抵抗に接続される
   半導体装置。
7. 請求項１から６いずれか１項に記載の半導体装置において、
   前記第２Ｎチャネル型ＭＯＳトランジスタとともに出力バッファを形成するＰチャネル型ＭＯＳトランジスタを更に具備し、
   前記Ｐチャネル型ＭＯＳトランジスタのドレインは、前記第１Ｐ型拡散抵抗の一端に電気的に接続される
   半導体装置。
8. 請求項１から６いずれか１項に記載の半導体装置において、
   前記第２Ｎチャネル型ＭＯＳトランジスタとともに出力バッファを形成するＰチャネル型ＭＯＳトランジスタを更に具備し、
   前記Ｐチャネル型ＭＯＳトランジスタのドレインは、前記第１Ｐ型拡散抵抗の他端に電気的に接続される
   半導体装置。
9. 請求項７又は８に記載の半導体装置において、
   前記出力バッファに接続される内部回路を更に具備し、
   前記出力バッファの電源と前記内部回路の電源とは分離される
   半導体装置。
10. 請求項１から９いずれか１項に記載の半導体装置において、
    前記第１外部端子には、第１電位が供給され、
    前記第２外部端子には、前記第１電位より高い電位の第２電位が供給される
    半導体装置。
11. Ｐウェル上に形成される第１Ｎチャネル型ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ及び第２Ｎチャネル型ＭＯＳトランジスタと、
    第１Ｎ型ウェル上に形成される第１Ｐ型拡散抵抗と、
    を具備し、
    前記第１Ｎチャネル型ＭＯＳトランジスタのドレインは第１外部端子に電気的に接続され、ソースは前記第２Ｎチャネル型ＭＯＳトランジスタのソースと前記Ｐ型ウェルとに電気的に接続され、
    前記第１Ｐ型拡散抵抗の一端は、前記第２Ｎチャネル型ＭＯＳトランジスタのドレインに接続され、他端は前記第２外部端子と前記第１Ｎ型ウェルとに電気的に接続される半導体装置において、
    前記第１及び第２Ｎチャネル型ＭＯＳトランジスタの電源はフローティング状態であり、
    前記第１外部端子及び前記第２外部端子に０Ｖを供給するステップと、
    前記第２Ｎチャネル型ＭＯＳトランジスタをオン状態にするステップと、
    前記第２外部端子に供給する電圧を０Ｖから昇圧するステップと、
    を具備する
    半導体装置のテスト方法。
12. 請求項１１に記載の半導体装置のテスト方法において、
    前記第１及び第２Ｎチャネル型トランジスタへ供給される電源電位を、前記第１及び第２Ｎチャネル型ＭＯＳトランジスタのゲートに接続する内部回路に供給される電源電位と分離するステップを更に具備する
    半導体装置のテスト方法。

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