JP2006093468A - 半導体集積回路装置 - Google Patents
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Abstract
【課題】 半導体の電気的不揮発メモリとか不良回路救済用のフューズ又はアンチフューズでは、外部高電圧装置か通常の半導体回路製造工程の別に追加的製造工程のいずれかが必要であり、コスト高の要因になっていた。
【解決手段】 電圧印加により、非導通状態から導通状態に、又は、導通状態から非導通状態に不可逆的変化を起こす少なくとも一つの不可逆素子F00と、複数の誘電容量素子C01、C02、C03と、該誘電容量素子の各々を充電する手段SW1と、該誘電容量素子の各々の充電電圧が加算される向きに該誘電容量素子を接続する手段SW2と、加算された該充電電圧を該不可逆素子に印加し、該不可逆素子に該不可逆的変化を起こさせる手段SW3とを有することを特徴とする半導体集積回路装置。
【選択図】 図1
【解決手段】 電圧印加により、非導通状態から導通状態に、又は、導通状態から非導通状態に不可逆的変化を起こす少なくとも一つの不可逆素子F00と、複数の誘電容量素子C01、C02、C03と、該誘電容量素子の各々を充電する手段SW1と、該誘電容量素子の各々の充電電圧が加算される向きに該誘電容量素子を接続する手段SW2と、加算された該充電電圧を該不可逆素子に印加し、該不可逆素子に該不可逆的変化を起こさせる手段SW3とを有することを特徴とする半導体集積回路装置。
【選択図】 図1
Description
本発明は、半導体集積回路装置に関し、特に、電気回路によって導通状態から非導通状態に変化する電気フューズ、又は、非導通状態から導通状態に変化するアンチフューズを搭載した半導体チップに係わる。
近年、情報・家電機器等の高性能化に伴って、半導体チップの高速化、高集積化が要求されている。高集積化が要求されるチップでは、製造工程にける欠陥によって、一部に不良回路が発生した場合、不良回路を切断するためのフューズや冗長回路への接続のためのアンチフューズを搭載することにより、不良部分を救済し、チップの歩留まりを上げる方法が取られる。従来フューズ又はアンチフューズのいずれの場合にも、レーザビームの照射によって、フューズ又はアンチフューズの非導通・導通化がなされたが、最近は、レーザ装置を不要とする電気回路による方法が採用されるようになってきた。電気回路によるアンチフューズ方法には、通常、次の二通りの方法がある。(1)通常のトランジスタと同じゲート絶縁膜厚でゲート破壊型電気アンチフューズを形成し、チップ外部から通常の回路動作の電源より高い電圧を印加することで、ゲート絶縁膜を絶縁破壊することにより、非導通状態から導通状態にする。しかし、外部から高い電圧を印加する必要があるため、外部高電圧印加装置が必要になり、コスト高になる。(2)通常のトランジスタより薄いゲート絶縁膜厚でゲート破壊型電気アンチフューズをチップ内に形成し、チップ外部から通常動作の電源と同じ電圧を印加することで、ゲート絶縁膜を絶縁破壊し、(1)同様アンチフューズ端子間を導通状態にする。しかし、ゲート破壊型電気フューズのゲート絶縁膜厚が通常のトランジスタより薄いことから、アンチフューズ用ゲート絶縁膜作成の追加製造プロセスが必要になる。このため、やはりコスト高になる。(例えば、特許文献1)。
公開特許公報(A)特開2000−216253(第10頁、第2図)
本発明の目的は、上記従来技術の欠点に鑑み、チップ内部で高電圧を発生させることにより、外部電圧印加装置を不要にし、通常のトランジスタと同じゲート絶縁膜厚でゲート破壊型電気アンチフューズを形成し、従来技術によるコスト高を回避したゲート破壊型電気アンチフューズ又は薄膜抵抗フューズを搭載した半導体集積回路装置を提供することにある。
上記目的を達成するに、本発明の半導体集積回路装置は、電圧印加により非導通状態から導通状態に又は導通状態から非導通状態に不可逆的変化を起こす少なくとも一つの不可逆素子と、複数の誘電容量素子と、該誘電容量素子の各々を充電する手段と、該誘電容量素子の各々の充電電圧が加算される向きに該誘電容量素子を接続する手段と、加算された該充電電圧を該不可逆素子に印加し、該不可逆素子に該不可逆的変化を起こさせる手段とを有することを特徴とする。
本発明の効果として、上記従来技術の欠点であった外部高圧電源装置を不要にし、且つ、通常回路素子に用いられるゲート絶縁膜より薄いゲート絶縁膜を有する容量素子を形成するための追加的プロセス工程をも同時に不要とした。加えて、本発明では、半導体集積回路装置の電源安定化のために、既に電源端子近傍に形成されている大量のデカップリング容量を利用するので、チップ内高電圧発生回路のためのチップ占有面積を大幅に節約することが可能である。
図1は、本発明の実施例1による高電圧発生回路の構成図である。電源端子Vddと接地端子GND間に外部電源電圧が印加される。スイッチSW1が全て閉じ、スイッチSW2とスイッチSW3を開いた状態では、デカップリング容量C01、C02、C03は電源端子と接地端子間に並列接続され、全て外部電源電圧に充電されて、電源電圧の安定化回路として働く。次に、デカップリング容量C01、C02、C03が外部電源電圧に充電された状態で、スイッチSW1を全て開に、スイッチSW2を全て閉にすると、デカップリング容量C01、C02、C03は各々の充電電圧が加算される向きに直列接続され、ロスがなければ、Node 01とNode 13の間には電源電圧の三倍の高電圧が発生することになる。このときスイッチSW3を閉じれば、ゲート破壊型アンチフューズ又は薄膜抵抗型のフューズである不可逆素子F00にゲート絶縁破壊又は溶断を生じさせ、導通状態・非導通状態間の不可逆的な変化を起こさせることができる。ここでは、簡単のため三個のデカップリング容量を示したが、デカップリング容量の数を増やせば、それだけ加算される電圧が高くなることは言うまでもないが、実際には、充電電圧のロスを考慮して、ゲート破壊型アンチフューズであれば、ゲートを確実に破壊する高電圧が発生するようにデカップリング容量の直列接続数を決めればよい。又、薄膜抵抗型のフューズであれば、確実に溶断を生じさせるのに十分な電流が取れるように、デカップリング容量の直列のみならず並列接続数を決めればよい。
図2の(A)は、デカップリング容量及びゲート破壊型アンチフューズの回路記号を示す。Node Aはゲート電極端子であり、Node Bはソース、ドレイン及びバックゲート端子を相互に接続してNodeAに対向する一つの電極端子にしてある。デカップリング容量では、Node Aは電源端子Vddに、又、Node Bは接地端子GNDに各々接続される。
図2の(B)は、NチャネルMOSFETで作られたデカップリング容量の断面構造を示す。 n−型又はp−型のシリコン基板1の表面に素子間絶縁層6で囲まれたp−wellを形成し、p−wellの露出部にゲート絶縁膜5、側壁絶縁膜4で囲まれたゲート電極を有するNチャネルMOSFET及びp−wellへのバックゲート接点を形成し、それぞれに縦配線を含む多層配線3に接続し、ゲート電極端子のNode Aは一層目の横配線で紙面に垂直方向に引き出し、ソース、ドレイン及びバックゲート端子のNode Bは二層目の横配線で紙面に並行な方向に引き出している。簡略化してあるが、基板の表面の配線間には、通常の方法で各種の層間絶縁膜2が形成されている。
図2の(C)は、PチャネルMOSFETで作られたデカップリング容量の断面構造を示す。通常のPチャネルMOSとNチャネルMOSの差異以外は図2の(B)と本質的には同一である。これらのNチャネルMOSFET及びPチャネルMOSFETで作られたデカップリング容量はいずれも、チップ内の他の領域に形成されるCMOS回路の形成工程と、同時に形成されるので、デカップリング容量のための特別のプロセス工程を必要としない。尚、デカップリング容量ごとにWellは分離されているので、バックゲートの電位を個々に変化させることが可能である。
図3は、スイッチSW1、スイッチSW2及びスイッチSW3をNチャネルMOSFETのみで構成し、不可逆素子としてNチャネルMOSFET F01を用いた例を示す。
図4は、図3のNチャネルMOSFETのみのスイッチの動作タイミングを示す。動作手順は下記の通りである。
(1) SW1を ON、 SW2を OFF、SW3を OFFにして、各デカップリング容量の両端にVddとGNDの電位をかけることにより、各デカップリング容量を等しくVdd電位に充電しておく。
(2) 次に、SW1を OFF、 SW2を ON、 SW3を OFFにして、各デカップリング容量の両端の電位差をVddに保持しつつ、デカップリング容量の電位を縦積みにする。このため、各デカップリング容量の各ノード電位は、Vddの整数倍に近い値に昇圧される。FUSEに最も近いノードNode13の電位がNode12、Node11より高い電位になる。
(3) Node13の電位が最高電位に達した時点で、SW2がOFFになると、接合でのリークなどでNode13の電位は減衰し始めるので、速やかに、SW1を OFF、SW2を ON、SW3をONにして、Node13の電位をゲート破壊型フユーズF01に印加することにより、フユーズF01のゲート絶縁膜を絶縁破壊し、ゲート端子と基板側端子とを不可逆的に導通状態にする。ここで不可逆的と言うのは、一旦、絶縁破壊を起こした後は、SW1、SW2、SW3のON/OFFの状態に係わらず、フユーズF01の導通状態は不変であることを意味する。従って、多数のF01をアドレス可能な行及び列のアレイ状に配列しておけば、本発明の技術は、不揮発性記憶装置のプログラムにすぐ利用できる。
図5は、スイッチSW1、スイッチSW2及びスイッチSW3をPチャネルMOSFETのみで構成した例を示す。
図6は、図5のNチャネルMOSFETのみのスイッチの動作タイミングを示す。動作手順は、SW1、SW2、SW3をONさせるゲートパルスがLowであること以外は、実施例2と同じである。
図7は、スイッチSW1、スイッチSW2及びスイッチSW3をNチャネルMOSFETとPチャネルMOSFETのソース同士、ドレイン同士を接続したCMOSスイッチのみで構成した例を示す。但し、/SW1、/SW2、/SW3は、SW1、SW2、SW3の各スイッチへの入力信号の反転(bar)信号を意味する。
8図は、図7のCMOSスイッチの動作タイミングを示す。
動作手順は、SW1、SW2、SW3がCMOSスイッチであるので、実施例2と実施例3でのNチャネルMOSFETとPチャネルMOSFETの各々に用いられた両方のゲートパルスを同時に、各々ゲートに入力する必要がある。それ以外は、実施例2又は3と同じである。
不可逆素子F00が、薄膜抵抗型のフューズであれば、通常回路のMOSFETのゲート電極の工程と同時に、ポリシリコン膜に例えば狭窄部を有するパターンを形成することにより、追加プロセス工程を要せず、溶断し易いフューズの形成が可能である。確実に溶断を行うために、十分な電流を流したければ、既存のデカップリング容量を必要な数だけ予め並列接続した並列容量をC01、C02、C03として用いればよい。
ここでは、スイッチ(SW)をすべて同じ種類の回路にして搭載していたが、個々のスイッチ(SW)に対して異なる回路を搭載することも可能である。さらに、SW1、SW2の個々のスイッチに対しても、異なる回路を搭載することも可能である。
(付記1)電圧印加により非導通状態から導通状態に又は導通状態から非導通状態に不可逆的変化を起こす少なくとも一つの不可逆素子と、複数の誘電容量素子と、該誘電容量素子の各々を充電する手段と、該誘電容量素子の各々の充電電圧が加算される向きに該誘電容量素子を接続する手段と、加算された該充電電圧を該不可逆素子に印加し、該不可逆素子に該不可逆的変化を起こさせる手段とを有することを特徴とする半導体集積回路装置。
(付記2)前記誘電容量素子の少なくとも一つは、電源端子近傍に設けられたデカップリング容量であることを特徴とする前記付記1記載の半導体集積回路装置。
(付記3)前記複数の誘電容量素子は、薄膜ゲート電界効果型トランジスタであることを特徴とする前記付記1項記載の半導体集積回路装置。
(付記4)前記複数の薄膜ゲート電界効果型トランジスタの各々は、ゲート電極を第一端子、ソース、ドレイン及びバックゲート電極を該第一端子に対向する第二端子とし、該第一端子と該第二端子を電源端子と接地端子にそれぞれ並列接続することにより、該薄膜ゲート電界効果型トランジスタの各々を電源電圧に充電する手段と、充電後該接続を遮断する手段と、充電された該薄膜ゲート電界効果型トランジスタの各々の該第一端子を次段の該第二端子に順次接続することにより、該複数の薄膜ゲート電界効果型トランジスタを直列接続する手段とを有することを特徴とする前記付記3記載の半導体集積回路装置。
(付記5)前記不可逆素子は、薄膜ゲート電界効果型トランジスタのゲート薄膜を絶縁破壊することにより、対向電極間を非導通状態から導通状態に変化させるアンチフューズであることを特徴とする前記付記1項記載の半導体集積回路装置。
(付記6)前記不可逆素子は、薄膜抵抗パターンを溶断することにより、対向電極間を導通状態から非導通状態に変化させるフューズであることを特徴とする前記付記1項記載の半導体集積回路装置。
(付記7)前記不可逆素子は、アドレス可能な行及び列のアレイ状に配列されることを特徴とする前記付記1項記載の半導体集積回路装置。
(付記8)前記誘電容量素子の各々の充電電圧が加算される向きに該誘電容量素子を接続する手段によって接続された回路は、複数の該誘電容量素子が並列接続された回路を少なくとも一組含むことを特徴とする前記付記1記載の半導体集積回路装置。
(付記9)前記不可逆素子として、不良回路の切り離しのためのフューズと冗長回路との接続のためのアンチフューズの両方を同一チップ内に含むことを特徴とする前記付記1項記載の半導体集積回路装置。
(付記1)電圧印加により非導通状態から導通状態に又は導通状態から非導通状態に不可逆的変化を起こす少なくとも一つの不可逆素子と、複数の誘電容量素子と、該誘電容量素子の各々を充電する手段と、該誘電容量素子の各々の充電電圧が加算される向きに該誘電容量素子を接続する手段と、加算された該充電電圧を該不可逆素子に印加し、該不可逆素子に該不可逆的変化を起こさせる手段とを有することを特徴とする半導体集積回路装置。
(付記2)前記誘電容量素子の少なくとも一つは、電源端子近傍に設けられたデカップリング容量であることを特徴とする前記付記1記載の半導体集積回路装置。
(付記3)前記複数の誘電容量素子は、薄膜ゲート電界効果型トランジスタであることを特徴とする前記付記1項記載の半導体集積回路装置。
(付記4)前記複数の薄膜ゲート電界効果型トランジスタの各々は、ゲート電極を第一端子、ソース、ドレイン及びバックゲート電極を該第一端子に対向する第二端子とし、該第一端子と該第二端子を電源端子と接地端子にそれぞれ並列接続することにより、該薄膜ゲート電界効果型トランジスタの各々を電源電圧に充電する手段と、充電後該接続を遮断する手段と、充電された該薄膜ゲート電界効果型トランジスタの各々の該第一端子を次段の該第二端子に順次接続することにより、該複数の薄膜ゲート電界効果型トランジスタを直列接続する手段とを有することを特徴とする前記付記3記載の半導体集積回路装置。
(付記5)前記不可逆素子は、薄膜ゲート電界効果型トランジスタのゲート薄膜を絶縁破壊することにより、対向電極間を非導通状態から導通状態に変化させるアンチフューズであることを特徴とする前記付記1項記載の半導体集積回路装置。
(付記6)前記不可逆素子は、薄膜抵抗パターンを溶断することにより、対向電極間を導通状態から非導通状態に変化させるフューズであることを特徴とする前記付記1項記載の半導体集積回路装置。
(付記7)前記不可逆素子は、アドレス可能な行及び列のアレイ状に配列されることを特徴とする前記付記1項記載の半導体集積回路装置。
(付記8)前記誘電容量素子の各々の充電電圧が加算される向きに該誘電容量素子を接続する手段によって接続された回路は、複数の該誘電容量素子が並列接続された回路を少なくとも一組含むことを特徴とする前記付記1記載の半導体集積回路装置。
(付記9)前記不可逆素子として、不良回路の切り離しのためのフューズと冗長回路との接続のためのアンチフューズの両方を同一チップ内に含むことを特徴とする前記付記1項記載の半導体集積回路装置。
1 シリコン基板
2 層間絶縁膜
3 多層配線
4 側壁絶縁膜
5 ゲート絶縁膜
6 素子間絶縁層
F00 不可逆素子、F01 ゲート破壊型アンチフューズ、C01、C02、C03 デカップリング容量
2 層間絶縁膜
3 多層配線
4 側壁絶縁膜
5 ゲート絶縁膜
6 素子間絶縁層
F00 不可逆素子、F01 ゲート破壊型アンチフューズ、C01、C02、C03 デカップリング容量
Claims (4)
- 電圧印加により非導通状態から導通状態に又は導通状態から非導通状態に不可逆的変化を起こす少なくとも一つの不可逆素子と、複数の誘電容量素子と、該誘電容量素子の各々を充電する手段と、該誘電容量素子の各々の充電電圧が加算される向きに該誘電容量素子を接続する手段と、加算された該充電電圧を該不可逆素子に印加し、該不可逆素子に該不可逆的変化を起こさせる手段とを有することを特徴とする半導体集積回路装置。
- 前記誘電容量素子の少なくとも一つは、電源端子近傍に設けられたデカップリング容量であることを特徴とする請求項1記載の半導体集積回路装置。
- 前記複数の誘電容量素子は、薄膜ゲート電界効果型トランジスタであることを特徴とする請求項1記載の半導体集積回路装置。
- 前記複数の薄膜ゲート電界効果型トランジスタの各々は、ゲート電極を第一端子に、ソース、ドレイン及びバックゲート電極を該第一端子に対向する第二端子とし、該第一端子と該第二端子を電源端子と接地端子にそれぞれ並列接続することにより、該薄膜ゲート電界効果型トランジスタの各々を電源電圧に充電する手段と、充電後該接続を遮断する手段と、充電された該薄膜ゲート電界効果型トランジスタの各々の該第一端子を次段の該第二端子に順次接続することにより、該複数の薄膜ゲート電界効果型トランジスタを直列接続する手段とを有することを特徴とする請求項3記載の半導体集積回路装置。
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Publication number | Priority date | Publication date | Assignee | Title |
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CN108388815A (zh) * | 2016-02-03 | 2018-08-10 | 力旺电子股份有限公司 | 具有自我保护和防复制功能的电子装置及相关方法 |
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2004
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