KR19980039923A

KR19980039923A - Eds 보호 회로를 구비한 반도체 메모리 장치

Info

Publication number: KR19980039923A
Application number: KR1019960059041A
Authority: KR
Inventors: 이성수
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1996-11-28
Filing date: 1996-11-28
Publication date: 1998-08-17

Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 ESD(Electro Static Discharge)에 의한 반도체 메모리 장치의 신뢰성이 저하되는 것을 방지하기 위한 반도체 메모리 장치의 ESD 보호 회로에 관한 것으로써, 본 발명은 P웰 영역과 N웰 영역이 형성된 반도체기판과, 상기 반도체기판에 형성된 상기 N웰 영역 및 상기 P웰 영역에 각각 형성된 PMOS 트랜지스터와 NMOS 트랜지스터로 이루어지되 제 1 전원단자 및 제 2 전원단자를 통해 각각 출력전용 전원전압 및 출력전용 접지전압이 공급되는 출력 드라이버와, 상기 출력 드라이버를 제어하며 제 3 전원단자와 제 4 전원단자를 통해 각각 페리전용 전원전압 및 페리전용 접지전압이 공급되는 출력 제어수단과, 상기 출력 제어수단에 의해 제어된 상기 출력 드라이버로부터 출력되는 소정 신호를 외부로 출력하기 위한 출력 핀을 구비한 반도체 메모리 장치의 ESD 보호 회로에 있어서, 상기 출력 핀에 게이트 단자가 연결되며, 상기 반도체기판에 형성되는 P⁺불순물 영역을 통해 상기 페리전용 접지전압이 인가되는 상기 제 4 전원단자에 게이트 단자와 소오스 단자가 각각 연결된 NMOS 트랜지스터로 이루어진 디스챠지 수단을 포함하는 것을 특징으로 한다.

Description

ESD 보호 회로를 구비한 반도체 메모리 장치.(semiconductor memory device with Electro Static Discharge protection circuit)

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 ESD(Electro Static Discharge)에 의한 반도체 메모리 장치의 신뢰성이 저하되는 것을 방지하기 위한 반도체 메모리 장치의 ESD 보호 회로에 관한 것이다.

반도체 메모리 장치의 고 집적화 및 저 전력화 현상은, 일반적으로, 메모리 장치의 신뢰성과 관련하여 어려움을 수반하게 되며, 그 일례로 ESD(Electro Static Discharge)에 의한 신뢰성 저하를 들 수 있다. 지금까지 알려진 ESD 모델로는 HBM(Human Body Model), MM(Machine Model), 그리고 CDM(Charged Device Model)으로 구분된다. 상기 HBM은 사람에 의한 ESD 모델을 의미하며, 상기 MM은 장비에 의한 ESD 모델을 의미한다. 그리고, 상기 CDM은 제품 조립 과정에서 패키지에 +/- 전하가 대전되어 발생하는 ESD 모델을 의미한다. ESD 레벨을 결정짓는 요소로는 ESD 보호 회로, 레이아웃, 그리고 제조 공정을 들 수 있다. 최근 저전력화에 따른 게이트 산화막 두께(gate oxide thickness, Tox)의 축소(scale down)도 ESD에 취약한 요소로 인식되고 있다. 상기한 ESD 모델 중 최근 이슈로써 부각되고 있는 CDM은 조립 과정에서 대전된 전하에 의해 칩이 파괴되기 때문에 제품의 수율에 직접적으로 영향을 미치게 된다.

도 1에는 종래의 CDM 결함 현상을 설명하기 위한 반도체 메모리 장치의 개략적인 회로도가 도시되어 있다.

도 1를 참조하면, 일반적으로 반도체 메모리 장치는 페리전용 전원전압 및 접지전압과 출력 드라이버 전용 전원전압 및 접지전압으로 분리되어 있다. 출력 드라이버(200)에는 상기 출력 드라이버 전용 전원전압 및 접지전압이 공급되고, 상기 출력 드라이버(200)를 제어하는 출력 제어수단(100)의 제 1 및 제 2 인버터들(10, 20)에는 각각 상기 페리전용 전원전압 및 접지전압이 공급된다. 상기 출력 드라이버(200)는 상기 제 1 인버터(10)에 의해 구동되는 PMOS 트랜지스터(M1)와 상기 제 2 인버터(20)에 의해 구동되는 NMOS 트랜지스터(M2)로 이루어졌다. 그리고, 상기 PMOS 트랜지스터(M1)는 출력전용 전원전압이 인가되는 단자(4)와 출력신호가 출력되는 출력 핀(1) 사이에 채널이 연결되며, 상기 제 1 인버터(10)의 출력단에 게이트 단자가 연결되어 있다. 상기 NMOS 트랜지스터(M2)는 상기 출력 핀(1)과 상기 출력전용 접지전압이 인가되는 단자(5) 사이에 체널이 연결되며, 상기 제 2 인버터(20)의 출력단에 게이트 단자가 연결되어 있다.

CDM 테스트시 페리 및 출력전용 전원전압에 각각 800볼트의 고전압을 챠징시킨 후 출력 핀(1)에 0볼트의 전압을 인가하면, 출력전용 전원전압에 챠징된 전하는 풀 다운 트랜지스터 즉, NMOS 트랜지스터(M2)를 통해 디스챠지 된다. 그러나, 페리전용 전원전압에 챠징된 챠지는 디스챠지 패스가 없기 때문에 풀 다운 트랜지스터(M2)의 드레인과 게이트 사이에 순간 높은 전계(high electric field)가 형성되어 게이트 산화막의 파괴가 유발된다. 이와같은 게이트 산화막의 파괴를 방지하기 위한 종래 기술에 따른 CDM 보호 회로의 일 실시예가 도 2A 내지 도 2B에 도시되어 있다.

종래 기술에 따른 반도체 메모리 장치의 ESD 보호 회로는 도 2A에 도시된 바와같다. 즉, 출력 드라이버(200)에는 상기 출력 드라이버 전용 전원전압 및 접지전압이 공급되고, 상기 출력 드라이버(200)를 제어하는 출력 제어수단(100)의 제 1 및 제 2 인버터들(10, 20)에는 각각 상기 페리전용 전원전압 및 접지전압이 공급된다. 상기 출력 드라이버(200)는 상기 제 1 인버터(10)에 의해 구동되는 PMOS 트랜지스터(M1)와 상기 제 2 인버터(20)에 의해 구동되는 NMOS 트랜지스터(M2)로 이루어졌다. 그리고, 상기 PMOS 트랜지스터(M1)는 출력전용 전원전압이 인가되는 단자(4)와 출력신호가 출력되는 출력 핀(1) 사이에 채널이 연결되며, 상기 제 1 인버터(10)의 출력단에 게이트 단자가 연결되어 있다. 상기 NMOS 트랜지스터(M2)는 상기 출력 핀(1)과 상기 출력전용 접지전압이 인가되는 단자(5) 사이에 체널이 연결되며, 상기 제 2 인버터(20)의 출력단에 게이트 단자가 연결되어 있다. 그리고, 상기 출력 제어수단(100)의 제 2 인버터(20)의 페리전용 접지전압이 인가되는 단자(3)와 상기 NMOS 트랜지스터(M2)의 출력전용 접지전압이 인가되는 단자(5)가 전기적으로 쇼트되어 있다.

CDM 테스트시 페리 및 출력전용 전원전압에 각각 800볼트의 고전압을 챠징시킨 후 출력 핀(1)에 0볼트의 전압을 인가한다. 이때, 칩 내부적으로 페리파워 및 출력 드라이버 파워는 쇼트 상태이기 때문에 동시에 디스챠지되어 고 전계는 형성되지 않는다. 따라서, 게이트 산화막의 파괴를 방지할 수 있다. 그러나, 칩 내부적으로 페리 파워 및 출력 드라이버 파워는 쇼트 상태이기 때문에 데이터 독출과 같은 정상적인 동작시 출력 드라이버 파워에 의한 노이즈로 인하여 페리 회로의 오동작(malfunction)을 유발시킬 가능성이 높은 문제점이 생겼다. 도 2B에는 도 2A에 의해 발생한 CDM 결함(fail)을 막기 위한 ESD 보호 회로의 또 다른 실시예에 따른 회로도가 도시되어 있다.

도 2B에 도시된 바와같이, 출력 드라이버(200)에는 상기 출력 드라이버 전용 전원전압 및 접지전압이 공급되고, 상기 출력 드라이버(200)를 제어하는 출력 제어수단(100)의 제 1 및 제 2 인버터들(10, 20)에는 각각 상기 페리전용 전원전압 및 접지전압이 공급된다. 상기 출력 드라이버(200)는 상기 제 1 인버터(10)에 의해 구동되는 PMOS 트랜지스터(M1)와 상기 제 2 인버터(20)에 의해 구동되는 NMOS 트랜지스터(M2)로 이루어졌다. 그리고, 상기 PMOS 트랜지스터(M1)는 출력전용 전원전압이 인가되는 단자(4)와 출력신호가 출력되는 출력 핀(1) 사이에 채널이 연결되며, 상기 제 1 인버터(10)의 출력단에 게이트 단자가 연결되어 있다. 상기 NMOS 트랜지스터(M2)는 상기 출력 핀(1)과 상기 출력전용 접지전압이 인가되는 단자(5) 사이에 체널이 연결되며, 상기 제 2 인버터(20)의 출력단에 게이트 단자가 연결되어 있다.

그리고, 상기 출력 핀(1)에 드레인 단자가 연결되어 있고 게이트 단자 및 소오스 단자가 페리전용 접지전압에 직접 연결된 NMOS 트랜지스터(M3)가 CDM ESD 보호 회로로 구성되어 있다. 이와같은 구조에서 페리 및 출력 드라이버 파워에 800볼트의 고전압을 챠징시킨 후 출력 핀(1)에 0볼트의 전압을 인가하면 출력 드라이버 전용 파워에 챠징된 챠지는 풀 다운 트랜지스터 즉, NMOS 트랜지스터(M2)를 통해 디스챠지된다. 이와 동시에 페리전용 파워에 챠징된 챠지는 NMOS 트랜지스터(M3)를 통해 디스챠지되기 때문에 CDM 결함(fail)을 막을 수 있다.

그러나, 상술한 바와같은 종래의 ESD 보호 회로에 의하면, 일반적으로 싱글 메탈(single metal)을 적용한 반도체 메모리 장치에서 NMOS 트랜지스터(M3)의 게이트 단자와 소오스 단자에 직접 페리전용 접지전압을 연결하기가 용이하지 않은 문제점이 생겼다.

따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, ESD(Electro Static Discharge)에 의한 반도체 메모리 장치의 신뢰성이 저하되는 것을 방지하기 위한 반도체 메모리 장치의 ESD 보호 회로를 제공하는데 있다.

도 1은 CDM 결함 현상을 설명하기 위한 반도체 메모리 장치의 개략적인 회로를 보여주는 회로도;

도 2A 내지 도 2B는 종래기술에 따른 ESD 보호 회로들을 보여주는 회로도;

도 3은 본 발명에 따른 반도메 메모리 장치의 ESD 보호 회로를 보여주는 회로도;

도 4은 본 발명에 따른 반도체 메모리 장치의 ESD 보호 회로의 구조를 보여주는 단면도,

*도면의 주요 부분에 대한 부호 설명

100 : 출력 제어수단 200 : 출력 드라이버

300 : 디스챠지 수단

상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, P웰 영역과 N웰 영역이 형성된 반도체기판과, 상기 반도체기판에 형성된 상기 N웰 영역 및 상기 P웰 영역에 각각 형성된 PMOS 트랜지스터와 NMOS 트랜지스터로 이루어지되 제 1 전원단자 및 제 2 전원단자를 통해 각각 출력전용 전원전압 및 출력전용 접지전압이 공급되는 출력 드라이버와, 상기 출력 드라이버를 제어하며 제 3 전원단자와 제 4 전원단자를 통해 각각 페리전용 전원전압 및 페리전용 접지전압이 공급되는 출력 제어수단과, 상기 출력 제어수단에 의해 제어된 상기 출력 드라이버로부터 출력되는 소정 신호를 외부로 출력하기 위한 출력 핀을 구비한 반도체 메모리 장치의 ESD 보호 회로에 있어서, 상기 출력 핀에 게이트 단자가 연결되며, 상기 반도체기판에 형성되는 P⁺불순물 영역을 통해 상기 페리전용 접지전압이 인가되는 상기 제 4 전원단자에 게이트 단자와 소오스 단자가 각각 연결된 NMOS 트랜지스터로 이루어진 디스챠지 수단을 포함하는 것을 특징으로 한다.

이와같은 회로에 의해서, ESD 특히 CDM에 의해 게이트 산화막이 파괴되는 것을 방지할 뿐만아니라, 반도체 메모리 장치의 수올 역시 향상시킬 수 있다.

이하 본 발명의 실시예에 따른 참조도면 도 3 내지 도 4에 의거하여 상세히 설명한다.

도 3에는 본 발명의 바람직한 실시예에 따른 ESD 보호 회로의 상세회로를 보여주는 회로도가 도시되어 있다.

도 3에 도시된 본 발명에 따른 반도체 메모리 장치는 출력 제어수단(100), 출력 드라이버(200), 그리고 디스챠지 수단(300)으로 구성되어 있다. 상기 출력 드라이버(200)에는 출력전용 전원전압 및 접지전압이 공급되고, 상기 출력 드라이버(200)를 제어하는 출력 제어수단(100)의 제 1 및 제 2 인버터들(10, 20)에는 각각 페리전용 전원전압 및 접지전압이 공급된다. 상기 출력 드라인버(200)는 상기 제 1 인버터(200)에 의해 구동되는 PMOS 트랜지스터(M1)와 상기 제 2 인버터(20)에 의해 구동되는 NMOS 트랜지스터(M2)로 이루어졌다. 그리고, 상기 PMOS 트랜지스터(M1)는 출력전용 전원전압이 인가되는 단자(4)와 출력신호가 출력되는 출력 핀(1) 사이에 채널이 연결되며, 상기 제 1 인버터(10)의 출력단에 게이트 단자가 연결되어 있다. 상기 NMOS 트랜지스터(M2)는 상기 출력 핀(1)과 출력전용 접지전압이 인가되는 단자(5) 사이에 체널이 연결되며, 상기 제 2 인버터(20)의 출력단에 게이트 단자가 연결되어 있다. 그리고, 상기 디스챠지 수단(300)은 고전압으로 챠징되는 페리전용 전원전압을 디스챠지하기 위한 것이다. 상기 디스챠지 수단(300)은 NMOS 트랜지스터(M4)로 이루어지며, 이의 드레인 단자는 상기 출력 핀(1)에 연결되어 있고 게이트 단자와 소오스 단자는 반도체기판에 형성되는 P⁺불순물 영역의 탭핑(tapping)에 의해 페리전용 접지전압에 간접적으로 연결되어 있다.

도 4에는 도 3의 출력 드라이버 및 디스챠지 수단을 구조를 보여주는 단면도가 도시되어 있다.

도 4를 참조하면, P형 반도체기판(21)에 N웰 영역(22), P웰 영역(23), 그리고 P⁺불순물 영역(37)이 각각 형성되어 있다. 상기 N웰 영역(22)에는 도 3에 도시된 출력 드라이버(200)의 PMOS 트랜지스터(M1)가 형성되어 있다. 즉, 상기 N웰 영역(22)에 형성된 채널 영역(24)을 사이에 두고 드레인 영역(25)과 소오스 영역(26)이 형성되어 있다. 그리고, 상기 채널 영역(24) 상부에 게이트 단자(28)가 형성되어 있고, 상기 드레인 영역(25)과 인접하여 상기 N웰 영역(2)에 벌크전압을 인가하기 위한 N+ 불순물 영역(27)이 형성되어 있다. 상기 N+ 불순물 영역(27)과 상기 드레인 영역(25)에는 출력전용 전원전압(OUTPUT Vcc)이 인가되고, 상기 소오스 영역(26)은 도 3에 도시된 출력 핀(1)과 연결되어 있다.

상기 P웰 영역(23)에는 도 3에 도시된 출력 드라이버(200)의 NMOS 트랜지스터(M2)와 디스챠지 수단(300)의 NMOS 트랜지스터(M4)가 각각 형성되어 있다. 즉, 상기 P웰 영역(23)에 형성된 상기 NMOS 트랜지스터(M2)는 상기 P웰 영역(23)에 형성된 채널 영역(29)을 사이에 두고 드레인 영역(30)과 소오스 영역(31)이 형성되어 있다. 그리고, 상기 채널 영역(29) 상부에 게이트 단자(32)가 형성되어 있다. 상기 소오스 영역(31)에는 출력전용 접지전압(OUTPUT Vss)이 인가되고 상기 드레인 영역(30)은 상기 출력 핀(1)에 연결되어 있다. 상기 P웰 영역(23)에 형성된 상기 NMOS 트랜지스터(M4)는 상기 P웰 영역(23)에 형성된 채널 영역(33)을 사이에 두고 드레인 영역(34)과 소오스 영역(35)이 형성되어 있다. 그리고, 상기 채널 영역(33) 상부에 게이트 단자(36)가 형성되어 있다. 상기 드레인 영역(34)은 상기 출력 핀(1)에 연결되어 있고, 상기 게이트 단자(36) 및 소오스 단자(35)가 상기 P⁺불순물 영역(37)에 연결되어 있다. 상기 P⁺불순물 영역(37)은 페리전용 접지전압(peri Vss)이 인가된다.

도 3 내지 도 4를 참조하면서, 본 발명에 따른 동작을 설명하면 다음과 같다.

도 3에 도시된 바와같은 구조에서 CDM 테스트시 페리 파워 및 출력 드라이버 파워에 800볼트의 고전압을 챠징시킨 후 출력 핀(1)에 0볼트의 전압을 인가한다. 이와같은 조건에 따라 출력전용 파워에 챠징된 챠지는 풀 다운 트랜지스터 즉, NMOS 트랜지스터(M2)를 통해 디스챠지된다. 이와 동시에 페리전용 파워에 챠징된 챠지는 P⁺불순물 영역(37)에 게이트 단자 및 소오스 단자가 연결된 NMOS 트랜지스터(M4)를 통해 디스챠지된다. 따라서, CDM 페일을 방지할 수 있다.

상기한 바와같이, 출력 핀에 드레인 단자를 연결하고 게이트 단자 및 소오스 단자는 페리전용 접지전압이 인가되는 메탈에 직접 연결하지 않고 본 발명에 따라 형성된 P⁺불순물 영역의 탭핑(tapping)을 통해 간접적으로 연결한 CDM ESD 보호용 NMOS 트랜지스터를 구현하였다. 이에따라, 반도체 메모리 장치가 파워 노이즈에 관계없이 안정된 동작을 수행할 수 있을 뿐만 아니라, 레이아웃이 용이하며 반도체 메모리 장치의 수율 역시 향상시킬 수 있다.

Claims

P웰 영역(22)과 N웰 영역(23)이 형성된 반도체기판(21)과, 상기 반도체기판(21)에 형성된 상기 N웰 영역(22) 및 상기 P웰 영역(23)에 각각 형성된 PMOS 트랜지스터(M1)와 NMOS 트랜지스터(M2)로 이루어지되 제 1 전원단자(4) 및 제 2 전원단자(5)를 통해 각각 출력전용 전원전압 및 출력전용 접지전압이 공급되는 출력 드라이버(200)와, 상기 출력 드라이버(200)를 제어하며 제 3 전원단자(2)와 제 4 전원단자(3)를 통해 각각 페리전용 전원전압 및 페리전용 접지전압이 공급되는 출력 제어수단(100)과, 상기 출력 제어수단(100)에 의해 제어되는 상기 출력 드라이버(200)로부터 출력되는 소정 신호를 외부로 출력하기 위한 출력 핀(1)을 구비한 반도체 메모리 장치의 ESD 보호 회로에 있어서,

상기 출력 핀(1)에 게이트 단자가 연결되며, 상기 반도체기판(21)에 형성되는 P⁺불순물 영역(37)을 통해 상기 페리전용 접지전압이 인가되는 상기 제 4 전원단자(3)에 게이트 단자와 소오스 단자가 각각 연결된 NMOS 트랜지스터(M4)로 이루어진 디스챠지 수단(300)을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 ESD 보호 회로.