JP2017188606A - 半導体装置及び液体吐出ヘッド用基板 - Google Patents

半導体装置及び液体吐出ヘッド用基板 Download PDF

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Abstract

【課題】半導体装置において内部回路をＥＳＤから適切に保護するのに有利な技術を提供する。
【解決手段】第１の主端子、第２の主端子及び第１の制御端子を含む第１のトランジスタと、第３の主端子、第４の主端子及び第２の制御端子を含む第２のトランジスタと、第１の抵抗素子と、を含む半導体装置であって、第１の主端子と第３の主端子とが、第１の電源ラインに接続され、第２の主端子と第１の抵抗素子の一端とが、第２の電源ラインに接続され、第１の制御端子と第２の制御端子と第４の主端子と第１の抵抗素子の他端とが、１つのノードを構成するように相互に接続され、第３の主端子とノードとの間の容量結合によって第３の主端子の電位変化が第１の制御端子に伝達され、これによって第１のトランジスタがオンする。
【選択図】図１

Description

本発明は、半導体装置及び液体吐出ヘッド用基板に関する。
特許文献１には、半導体装置において、ＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：ＥＳＤ）から素子を保護するための保護回路が示されている。特許文献１の保護回路は、電源ラインと接地ラインとを接続するトランジスタＭ２を含む。電源ラインにサージ電圧が生じた場合、トランジスタＭ２がオンし、電源ラインから接地ラインに電流が流れることによって、電源ラインのサージ電圧が放電される。特許文献１によれば、結果として、ＥＳＤから内部回路が保護されると述べられている。
特開平１０−２０９２９２号公報
特許文献１の保護回路において、電源ラインの電圧変動がトランジスタＭ１のゲート・ドレイン間の寄生容量を介してトランジスタＭ１のゲートに伝えられる。トランジスタＭ１のゲートの電圧変動によって、トランジスタＭ１がオンし、トランジスタＭ２のゲートに当該トランジスタＭ２がオンするための電圧が与えられる。
しかしながら、特許文献１に記載されるように、保護回路内の容量素子としてＭＯＳのゲート・ドレイン間の寄生容量のみを使用する場合には、トランジスタＭ１のゲートへ電圧変動を伝えるための容量結合が不足する可能性がある。トランジスタＭ１のゲート・ソース間容量を充電しきれないため、トランジスタＭ１をオンにするためのゲート・ソース間電圧Ｖｇｓを十分に確保できない可能性がある。結果として、保護回路の機能が低下する可能性がある。
特許文献１は、付加的に容量素子を用いることを開示している。しかし、容量素子の具体的構造については開示されていない。高電圧の端子に使用するためには、容量素子の耐圧が高いことが求められる。例えば、保護回路内の容量素子として、ゲート酸化膜を厚くした酸化膜容量、またはＰＮ接合を利用したＰＮジャンクション容量が用いられうる。しかし、酸化膜容量を形成するためには、厚い酸化膜を形成するプロセスが必要であり、プロセスの工程数が増加する。ＰＮジャンクション容量は面積効率が悪いためコストが増加する。
このように、特許文献１に開示の技術では、特に高電圧が印加される端子を適切に保護することが困難であるという課題が生じる。
本発明は、半導体装置において内部回路をＥＳＤから適切に保護するのに有利な技術を提供することを目的とする。
上記課題に鑑みて、本発明の実施形態に係る半導体装置は、第１の主端子、第２の主端子及び第１の制御端子を含む第１のトランジスタと、第３の主端子、第４の主端子及び第２の制御端子を含む第２のトランジスタと、第１の抵抗素子と、を含む半導体装置であって、第１の主端子と第３の主端子とが、第１の電源ラインに接続され、第２の主端子と第１の抵抗素子の一端とが、第２の電源ラインに接続され、第１の制御端子と第２の制御端子と第４の主端子と第１の抵抗素子の他端とが、１つのノードを構成するように相互に接続され、第３の主端子とノードとの間の容量結合によって第３の主端子の電位変化が第１の制御端子に伝達され、これによって第１のトランジスタがオンすることを特徴とする。
上記手段によって、半導体装置において内部回路をＥＳＤから適切に保護するのに有利な技術が提供される。
本発明の実施形態に係る半導体装置の回路構成を示す図。 図１の半導体装置の断面構造を示す図。 本発明の実施形態に係る半導体装置の回路構成を示す図。 図３の半導体装置の断面構造を示す図。 図３のアンチヒューズ素子の両端に掛かる電圧波形を示す図。 本発明の実施形態に係る液体吐出ヘッド用基板の回路構成を示す図。
以下、本発明に係る放射線撮像装置の具体的な実施形態を、添付図面を参照して説明する。なお、以下の説明及び図面において、複数の図面に渡って共通の構成については共通の符号を付している。そのため、複数の図面を相互に参照して共通する構成を説明し、共通の符号を付した構成については適宜説明を省略する。
第１の実施形態
図１、２を参照して、本発明の実施形態による半導体装置の構造について説明する。図１は、本発明の第１の実施形態における半導体装置１００の回路構成を示す図である。半導体装置１００は、静電気放電（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：ＥＳＤ）から内部回路を保護するための保護回路を構成する。半導体装置１００は、トランジスタ１０３、トランジスタ１０４、及び、抵抗素子１０５を含む。トランジスタ１０３の一方の主端子（ドレイン）とトランジスタ１０４の一方の主端子（ドレイン）とは、電源ライン１１１に接続される。トランジスタ１０３の他方の主端子（ソース）と、抵抗素子１０５の一端とは、電源ライン１１２に接続される。トランジスタ１０３の制御端子（ゲート）と、トランジスタ１０４の制御端子（ゲート）及び他方の主端子（ソース）と抵抗素子１０５の他端とが、１つのノード１１０を構成するように相互に接続される。電源ライン１１１には、端子１０１から高電圧ＶＨが供給され、電源ライン１１２には端子１０２から接地電位が供給される。トランジスタ１０３及びトランジスタ１０４には、通常のトランジスタよりも耐圧の高い高耐圧素子であるＤＭＯＳ（Ｄｏｕｂｌｅ−Ｄｉｆｆｕｓｅｄ ＭＯＳ）トランジスタが用いられる。
図２に、図１の点線で囲まれたトランジスタ１０４の断面構造を示す。ｐ型の半導体領域２００にｎ型の半導体領域である埋め込み層２０１とｐ型の半導体領域であるウェル領域２０２ａが配される。半導体領域２００は、例えばシリコンなどのｐ型の半導体基板であってもよいし、基板に形成されたｐ型のウェル領域であってもよい。本実施形態において、半導体領域２００にｐ型のシリコンの半導体基板を用いる。埋め込み層２０１の上には、ｐ型の半導体領域であるウェル領域２０２ｂとｎ型の半導体領域であるウェル領域２０３とが配される。ウェル領域２０２ｂ及びウェル領域２０３の上には、ゲート絶縁膜２０５を介して、ゲート電極２０６が配される。ゲート電極２０６は、それぞれウェル領域２０２ｂ、ウェル領域２０３及びフィールド絶縁膜２０４の上に配される部分を有する。このため、ゲート絶縁膜２０５及びフィールド絶縁膜２０４を介してウェル領域２０３と接する部分の実質的なゲート絶縁膜厚は、ゲート絶縁膜２０５のみを介してウェル領域２０２ｂ、２０３と接する部分のゲート絶縁膜厚よりも厚くなる。ゲート絶縁膜２０５は、例えば酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いてもよい。ゲート電極２０６は、例えばポリシリコンを用いて形成されうる。拡散領域２０７ａ、２０７ｂは、ｎ型の高濃度拡散領域である。拡散領域２０８は、ｐ型の高濃度拡散領域である。拡散領域２０７ａ、２０７ｂ、２０８は、後述するようにそれぞれソース、ドレイン、バックゲートの各電極（端子）を構成する。コンタクト部２０９を介して、ゲート電極２０６、拡散領域２０７ａ、２０７ｂ、２０８は、配線２１０ａ、２１０ｂとそれぞれ電気的に接続される。コンタクト部２０９や配線２１０ａ、２１０ｂは、例えば金属などが用いられるが、それぞれの電極と電気的に接続されていれば、その製造方法や構造を限定しない。それぞれの電極間やトランジスタなどの素子の間には、ＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）構造のフィールド絶縁膜２０４が配される。フィールド絶縁膜２０４は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造を有していてもよい。上述した半導体の導電型は、後述する半導体の導電型を含め、それぞれ逆の導電型であってもよい。
次いで、トランジスタ１０４の構成について説明する。ゲート電極２０６は、ゲート絶縁膜２０５を介して、互いに隣接するウェル領域２０２ｂとウェル領域２０３との上に配される。ウェル領域２０２ｂとゲート電極２０６との重なる領域がチャネル領域となる。本実施形態において、トランジスタ１０４は、図２に示すように、チャネル領域が半導体基板の表面に沿って形成される横型のＤＭＯＳであるＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ ＭＯＳ）トランジスタである。拡散領域２０７ａはソース電極（ソース領域）を構成し、拡散領域２０８はバックゲート電極を構成する。図１、２に示されるように、トランジスタ１０４のゲート電極２０６とソース電極とは短絡される。ウェル領域２０３は、ドレイン領域の電界緩和領域として機能し、ゲート電極２０６の下部まで延在する。ウェル領域２０３の中に形成された拡散領域２０７ｂはドレイン電極（ドレイン領域）を構成する。ｎ型のウェル領域２０３は、同じｎ型の拡散領域２０７ｂよりも不純物濃度が低い。ウェル領域２０３の上にフィールド絶縁膜２０４が配され、ゲート電極２０６のドレイン側は、フィールド絶縁膜２０４の上まで延在する構造、所謂、ＬＯＣＯＳオフセット構造を有している。これによって、トランジスタ１０４がオフ状態、すなわち、ゲート電極とソース電極とが短絡され、ドレイン電極の電圧が高電圧ＶＨまで上昇した場合でも、ゲート・ドレイン間の耐圧が確保できる。トランジスタ１０３も、トランジスタ１０４と同様の構成を有しうるが、配線２１０ａ、２１０ｂの構成が異なり、ゲート電極２０６とソース電極とは短絡されない。ゲート絶縁膜２０５とフィールド絶縁膜２０４とは同じ材料で形成されうる。ゲート絶縁膜２０５とフィールド絶縁膜２０４とは異なるプロセスで形成されうるが、その構造は、同じ材料で形成され、厚さの異なる部分を有する絶縁膜である。
次に、トランジスタ１０４に存在する寄生容量について説明する。ウェル領域２０２ｂとウェル領域２０３との間、及び、ウェル領域２０２ｂと埋め込み層２０１との間には、それぞれｐｎ接合の寄生容量Ｃｄｓ１が存在する。ウェル領域２０３とゲート電極２０６との間には、寄生容量Ｃｇｄ１が存在する。ウェル領域２０２ｂとゲート電極２０６との間には、寄生容量Ｃｇｓ１が存在する。
次いで、図１に示す半導体装置１００の動作について説明する。端子１０１から電源ライン１１１にＥＳＤによって、高速で高いサージ電圧が印加される前の状態を考える。トランジスタ１０４の寄生容量Ｃｇｄ１、Ｃｄｓ１は低周波信号を通さないためトランジスタ１０３のゲート電位は接地電位０Ｖとなる。そのため、トランジスタ１０３はオフし、トランジスタ１０３のソース・ドレイン間に電流は流れない。次に、端子１０１から電源ライン１１１にＥＳＤによって、高速で高いサージ電圧が印加された場合を考える。トランジスタ１０４の寄生容量Ｃｇｄ１、Ｃｄｓ１は、トランジスタ１０３のゲート電極とソース電極との間に存在する寄生容量Ｃｇｓ２に対して直列に存在し、それぞれ容量結合しカップリング容量として働く。また、トランジスタ１０３のゲート電極とドレイン電極との間に存在する寄生容量Ｃｇｄ２も、トランジスタ１０４の寄生容量Ｃｇｄ１、Ｃｄｓ１に対して並列に存在するため、容量結合しカップリング容量として働く。そのため、寄生容量Ｃｇｄ１、Ｃｄｓ１、Ｃｇｄ２は、トランジスタ１０３のゲート・ソース間の寄生容量Ｃｇｓ２を充電し、トランジスタ１０３をオンさせる。つまり、トランジスタ１０４のドレインにサージ電圧が印加されると、トランジスタ１０４のドレインとノード１１０との間の容量結合によって、トランジスタ１０４のドレインの電位変化が、トランジスタ１０３のゲート電極に伝達される。その結果、トランジスタ１０３がオンし、サージ電流を電源ライン１１２を介して端子１０２に流すことによって、サージ電流が内部回路に流れるのを防ぐ。寄生容量Ｃｇｄ１、Ｃｇｓ１、Ｃｄｓ１はそれぞれ電圧依存性を有しているため、印加されるサージ電圧Ｖｓｕｒが高い場合、寄生容量Ｃｄｓ１の空乏層が厚くなり、寄生容量Ｃｇｄ１の容量の効果がなくなる。しかし、サージ電圧の立ち上がり時は、寄生容量Ｃｄｓ１の電圧依存性が弱いため、寄生容量Ｃｄｓ１の空乏層は薄く、Ｃｇｄ１の容量の効果がある。ここで、トランジスタ１０３のゲート・ソース間電圧Ｖｇｓの値は式１で表わすことができる。
Figure 2017188606
 （１）式より、トランジスタ１０４の寄生容量Ｃｇｄ１、Ｃｄｓ１を大きくすることによって、トランジスタ１０３のゲート・ソース間電圧Ｖｇｓを大きくすることができる。トランジスタ１０３のゲート・ソース間電圧Ｖｇｓを大きくすることによって、トランジスタ１０３が、より確実にオンし、十分にサージ電流を流すことができるようになる。トランジスタ１０３がオンしている時間は、トランジスタ１０３の寄生容量Ｃｇｄ２と、トランジスタ１０４の寄生容量Ｃｇｄ１、Ｃｄｓ１と、抵抗素子１０５の抵抗値による時定数τ＝（Ｃｇｄ１＋Ｃｇｄ２＋Ｃｄｓ１）×Ｒによって決まる。このため、まずサージ電流を十分に流せるように寄生容量Ｃｇｄ１、Ｃｇｓ１、Ｃｇｄ２、Ｃｇｓ２のそれぞれの値を決定する。具体的には、トランジスタ１０３、１０４のゲート長、ゲート幅を適宜、決定することによって、寄生容量Ｃｇｄ１、Ｃｇｓ１、Ｃｇｄ２、Ｃｇｓ２のそれぞれの値を決定すればよい。次いで、抵抗素子１０５の抵抗値を適宜、選択することによって、トランジスタ１０３がオンしている時間を調整する。
以上のように、半導体装置１００において、ＥＳＤから内部回路を保護するための保護回路の容量を、ゲート電極とソース電極とを接続したＤＭＯＳトランジスタを用いて実現することによって、トランジスタ１０３を十分にオンすることができる。また、半導体装置１００に必要な容量を寄生容量によって実現するため、容量素子などを追加する必要がない。ＥＳＤのような高い電圧が掛かる保護回路に用いられる容量素子は、高い耐圧が求められる。保護回路の容量素子として、例えば、ＭＯＳ容量やｐｎ接合を利用したｐｎジャンクション容量などが用いられうる。容量素子としてＭＯＳ容量を用いる場合、内部回路などに含まれる他のトランジスタなどと比較して耐圧を高くするために、それらのトランジスタよりも厚い絶縁膜を形成する必要がある。このため、トランジスタのゲート絶縁膜の形成工程以外に、厚い絶縁膜を形成する追加の工程が必要になるなど、製造プロセスの工程数が増加する可能性がある。またｐｎジャンクション容量は面積効率が悪いため、半導体装置の小型化が困難である。これに対して、本実施形態に示す半導体装置１００は、トランジスタ１０３の接続を工夫することにより、容量として機能させている。そのため、容量素子を追加することなく、大きな容量値の容量素子を配することができる。結果として、製造プロセスの工程数の増加が抑制され、また、面積効率も向上しうる。
第２の実施形態
図３、４を参照して、本発明の実施形態による半導体装置の構造について説明する。図３は、本発明の第２の実施形態における半導体装置３００の回路構成を示す図である。半導体装置３００は、アンチヒューズ素子を構成する容量素子Ｃａと、アンチヒューズ素子を保護する保護回路として上述の半導体装置１００と同様の構成を備えるトランジスタ１０３、１０４、及び、抵抗素子１０５を含む。また、半導体装置３００は、トランジスタＭＤ１、トランジスタＭＰ１、トランジスタＭＮ１、及び、抵抗素子Ｒｐを含む。図３は、アンチヒューズ素子に情報が書き込まれる前、換言すると容量素子Ｃａが破壊される前の状態を示している。
トランジスタＭＰ１はｐ型ＭＯＳトランジスタであり、トランジスタＭＮ１はｎ型ＭＯＳトランジスタである。トランジスタＭＰ１、ＭＮ１には、通常のＭＯＳトランジスタが用いられ、トランジスタ１０３、１０４に用いられるＤＭＯＳトランジスタと比較して、耐圧が低い。換言すると、トランジスタ１０３、１０４の耐圧が、トランジスタＭＰ１、ＭＮ１の耐圧よりも高い。また、詳細は後述するが、トランジスタＭＤ１は、トランジスタ１０３、１０４と同様にＤＭＯＳトランジスタであり、トランジスタＭＰ１、ＭＮ１よりも耐圧が高い。トランジスタＭＰ１の一方の主端子（ソース）とバックゲートとはロジック電源電圧ＶＤＤに接続され、トランジスタＭＮ１の一方の主端子（ソース）とバックゲートとは電源ライン１１２に接続される。ロジック電源電圧ＶＤＤは、端子１０１に供給される高電圧ＶＨよりも電位が低い。電源ライン１１２は、端子１０２に接続され上述のように接地電位である。トランジスタＭＰ１の制御電極（ゲート）とトランジスタＭＮ１の制御電極（ゲート）とには、制御信号Ｓｉｇが入力される。トランジスタＭＰ１の他方の主端子（ドレイン）とトランジスタＭＮ１の他方の主端子（ドレイン）とは、互いに接続されており、トランジスタＭＰ１とトランジスタＭＮ１とで、駆動部であるインバータ回路を構成する。インバータ回路（駆動部）の出力信号である制御信号Ｖｇは、アンチヒューズ素子への書き込みを制御するトランジスタＭＤ１の制御電極（ゲート）に入力される。トランジスタＭＤ１の一方の主電極（ソース）、及び、バックゲートは電源ライン１１２に接続される。また、トランジスタＭＤ１の他方の主端子（ドレイン）は、アンチヒューズ素子を構成する容量素子Ｃａの一方の端子に接続される。容量素子Ｃａの他方の端子は、電源ライン１１１に接続される。電源ライン１１１には、アンチヒューズ素子に情報を書き込む際に印加する高電圧ＶＨが、端子１０１から供給される。抵抗素子Ｒｐの一方の端子は、トランジスタＭＤ１のドレイン及び抵抗素子Ｃａ一方の端子と１つのノードを構成するように互いに接続される。また、抵抗素子Ｒｐの他方の端子は電源ライン１１１に接続される。
次に、図４に図３で示す点線で囲まれた容量素子Ｃａ及びトランジスタＭＤ１の断面構造を示す。ｐ型の半導体領域３１０の上に、ｐ型の半導体領域であるウェル領域３０１とｎ型の半導体領域であるウェル領域３０２ａ、３０２ｂとが、それぞれ配される。本実施形態において、上述の第１の実施形態の半導体領域２００と同様に半導体領域３１０にｐ型のシリコンの半導体基板を用いる。ウェル領域３０１は、駆動部のロジック回路を構成するトランジスタＭＮ１のｐ型のウェル領域と共通の不純物濃度を有するウェル領域である。また、ウェル領域３０２ａ、３０２ｂは、駆動部のジック回路を構成するトランジスタＭＰ１のｎ型のウェル領域と共通の不純物濃度を有するウェル領域である。ここで、ウェル領域３０２ａ、３０２ｂと半導体領域３１０とのブレイクダウン電圧が、高電圧ＶＨより高くなるように、半導体領域３１０の不純物濃度に対してウェル領域３０２ａ、３０２ｂの不純物濃度を設定する必要がある。フィールド絶縁膜３０３はＬＯＣＯＳ構造を有する。トランジスタＭＤ１のゲート絶縁膜３０４には、例えば酸化シリコンが用いられ、駆動部のロジック回路を構成するトランジスタＭＰ１、ＭＮ１のゲート絶縁膜形成工程と同時に形成される。また、アンチヒューズ素子を構成する容量素子ＣａはＭＯＳ構造を有し、この容量素子Ｃａを構成するゲート絶縁膜３０４も、トランジスタＭＤ１、ＭＰ１、ＭＮ１のゲート絶縁膜と同時に形成される。ゲート電極３０５ａは、トランジスタＭＤ１のゲート電極、ゲート電極３０５ｂはアンチヒューズ素子となる容量素子Ｃａの他方の端子を構成する電極である。ゲート電極３０５ａ、３０５ｂには、例えばポリシリコンを用いて形成される。拡散領域３０６ａ〜３０６ｃは、ｎ型の高濃度な拡散領域である。拡散領域３０７は、ｐ型の高濃度な拡散領域である。ゲート電極３０５ａ、３０５ｂ、拡散領域３０６ａ〜３０６ｃ、３０７は、駆動部のロジック回路を構成するトランジスタＭＰ１、ＭＮ１のゲート電極形成工程やそれぞれの拡散領域形成工程と同じ工程で形成されうる。ゲート電極３０５ａ、３０５ｂ、拡散領域３０６ａ〜３０６ｃ、３０７は、後述するようにそれぞれ各電極（端子）を構成し、コンタクト部３０８を介して配線３０９ａ〜３０９ｄとそれぞれ電気的に接続される。コンタクト部３０８や配線３０９ａ〜３０９ｄは、例えば金属などが用いられるが、それぞれの電極と電気的に接続されていれば、その製造方法や構造を限定しない。
次いで、トランジスタＭＤ１の構成について説明する。ゲート電極３０５ａは、ゲート絶縁膜３０４を介して、互いに隣接するウェル領域３０１とウェル領域３０２ａの上に配される。ウェル領域３０１とゲート電極３０５ａとの重なる領域がチャネル領域となる。本実施形態において、トランジスタＭＤ１は、トランジスタ１０３、１０４と同様に、チャネル領域が半導体基板の表面に沿って形成される横型のＤＭＯＳであるＬＤＭＯＳトランジスタである。高濃度のｎ型の拡散領域３０６ａはソース電極（ソース領域）を構成し、拡散領域３０７はバックゲート電極を構成する。ウェル領域３０２ａは、ドレイン領域の電界緩和領域として機能し、ゲート電極３０５ａの下部まで延在する。ｎ型のウェル領域３０２ａは、同じｎ型の拡散領域３０６ｂよりも不純物濃度が低い。ウェル領域３０２ａ内に形成された拡散領域３０６ｂはドレイン電極（ドレイン領域）を構成する。ウェル領域３０２ａの上にフィールド絶縁膜３０３が配され、ゲート電極３０５ａのドレイン側は、フィールド絶縁膜３０３の上まで延在する構造、所謂、ＬＯＣＯＳオフセット構造を有している。これによって、トランジスタＭＤ１がオフ状態、すなわち、ゲート電極３０５ａの電位が接地電位で、ドレイン電極が高電圧ＶＨまで上昇しても、ゲート・ドレイン間の耐圧が確保できる。以上、説明したようにトランジスタＭＤ１は、トランジスタ１０３、１０４と同様の構成を有する。
次に、アンチヒューズ素子を構成する容量素子Ｃａについて説明する。容量素子Ｃａは、ｎ型のウェル領域３０２ｂの上に配されたゲート絶縁膜３０４を、ゲート電極３０５ｂとｎ型の拡散領域３０６ｃで構成される下部電極とで挟むＭＯＳ構造を有する。図４に示す構成では、配線３０９ｃと接続するためのコンタクト部３０８の開口部のみに拡散領域３０６ｃが形成されているが、ゲート電極３０５ｂとゲート絶縁膜３０４を介して重なる全域に拡散領域３０６ｃが形成されてもよい。また、図４に示す構成では、拡散領域３０６ｃが、トランジスタＭＤ１のドレインに接続されているが、これに限られるものではない。例えば、ゲート電極３０５ｂが、トランジスタＭＤ１のドレインに接続され、拡散領域３０６ｃに配線３０９ｄ（電源ライン１１１）を介して高電圧ＶＨが供給されてもよい。また、図４に示す構成では、容量素子Ｃａの電極は、ｎ型のウェル領域３０２ｂとゲート電極３０５ｂとで構成されるが、ｐ型ウェル領域を用いた構成であってもよい。
次に、各電極の接続状態について説明する。配線３０９ａは、コンタクト部３０８を介してトランジスタＭＤ１のソース電極とバックゲート電極とに接続されており、接地電位が供給される。配線３０９ｂは、コンタクト部３０８を介してトランジスタＭＤ１のゲート電極３０５ａに接続され、図３に示す駆動部のインバータ回路の出力信号である制御信号Ｖｇが入力される。配線３０９ｃは、コンタクト部３０８を介してトランジスタＭＤ１のドレイン電極とアンチヒューズ素子の下部電極である拡散領域３０６ｃに接続される。配線３０９ｄは、コンタクト部３０８を介して容量素子Ｃａのゲート電極３０５ｂに接続され、書込み時に高電圧ＶＨが供給される。
上述のように、トランジスタＭＰ１、ＭＮ１のゲート絶縁膜と、容量素子Ｃａのゲート絶縁膜３０４と、トランジスタＭＤ１のゲート絶縁膜３０４とを、同じ工程で形成してもよい。同じ工程でゲート絶縁膜を形成することによって、複数のゲート絶縁膜厚を必要とせず、容量素子ＣａとトランジスタＭＤ１、ＭＰ１、ＭＮ１とを形成することができ、製造プロセスの工程数を増加させることがない。また、トランジスタ１０３、１０４についても、容量素子ＣａとトランジスタＭＤ１、ＭＰ１、ＭＮ１のゲート絶縁膜を形成する際に、同時にゲート絶縁膜２０５を形成してもよい。これによって、トランジスタ１０３、１０４、ＭＤ１、ＭＰ１、ＭＮ１、容量素子Ｃａの各ゲート絶縁膜厚が同じため、製造プロセスの工程数を増加させることがない。また、トランジスタ１０３、１０４、ＭＤ１、ＭＰ１、ＭＮ１、容量素子Ｃａにおいて、同じ不純物濃度を有するウェル領域や拡散領域は、同じイオン注入などの工程で形成することができる。このように、本実施形態において、製造プロセスの工程数の増加を抑制したまま、トランジスタ１０３、１０４、ＭＤ１とトランジスタＭＰ１、ＭＮ１とで異なる耐圧を有するトランジスタを形成することができる。
次に、アンチヒューズ素子に情報を書き込む際の動作について説明する。アンチヒューズ素子に情報を書き込む場合、まず、制御信号ＳｉｇにＬｏレベルの信号を入力することによって、駆動部のインバータ回路から制御信号Ｖｇを供給し、トランジスタＭＤ１をオンさせる。これによって、抵抗素子ＲｐとトランジスタＭＤ１とに電流が流れる。ここで、トランジスタＭＤ１のオン抵抗を抵抗Ｒｄとすると、容量素子Ｃａの両端に掛かる電圧Ｖｃａの値は、（２）式で表わすことができる。
Figure 2017188606
 電圧Ｖｃａが容量素子Ｃａのゲート絶縁膜３０４を絶縁破壊する電圧以上になったとき、アンチヒューズ素子に情報が書き込まれる。アンチヒューズ素子に書き込まれた情報を読み出す方法は、例えば、アンチヒューズ素子のインピーダンスの変化を測定するなどの方法がある。
次に、半導体装置３００にサージ電圧が印加された場合の動作を、図５を用いて説明する。まず、図３の半導体装置３００において、図１に示す半導体装置１００と同様の構成の保護回路がない場合を考える。端子１０１から電源ライン１１１にＥＳＤによって、高速で高いサージ電圧が印加されると、容量素子Ｃａの一端に高速で高電圧なサージ電圧Ｖｓｕｒが印加される。容量素子Ｃａの他端の電圧を電圧Ｖｂとすると電圧Ｖｂは、サージ電圧Ｖｓｕｒよりも遅延して電圧が発生する。電圧Ｖｂが遅延するのは抵抗素子Ｒｐに寄生する容量によってフィルタが形成されるためである。この容量は、抵抗素子Ｒｐによるものだけでなく、配線、トランジスタＭＤ１などによって発生する寄生容量であってもよい。電圧Ｖｂが、電圧Ｖｓｕｒよりも遅延することで容量素子Ｃａの両端の電位差が、容量素子Ｃａを破壊する電圧以上となった場合、容量素子Ｃａのゲート絶縁膜３０４は絶縁破壊される。つまり、ＥＳＤによって、アンチヒューズ素子に情報が書き込まれてしまう可能性がある。
一方、図３に示す半導体装置３００の電源ライン１１１にＥＳＤによる高速で高電圧なサージ電圧Ｖｓｕｒが印加されると、トランジスタ１０４の寄生容量Ｃｇｄ１、Ｃｄｓ１、トランジスタ１０３のＣｇｄ２が容量結合しカップリング容量として働く。そのため、トランジスタ１０３のゲート・ソース間の寄生容量Ｃｇｓ２を充電し、トランジスタ１０３はオンする。その結果、トランジスタ１０３はサージ電流を電源ライン１１２に流し、サージ電流が内部回路に流れるのを防ぐ。これによって、アンチヒューズ素子を構成する容量素子Ｃａに情報が書き込まれることを防ぐことができる。
アンチヒューズ素子を構成する容量素子Ｃａは高電圧ＶＨを印加してゲート絶縁膜３０４を絶縁破壊することによって使用する。そのため、低耐圧素子により形成される。トランジスタＭＰ１、ＭＮ１と同等の耐圧を有するトランジスタを用いた保護回路を使用した場合、サージ電圧が印加されると保護回路が破壊されるため、保護回路が動作せず容量素子Ｃａも破壊される。そのため、低耐圧の保護回路は効果がない。そのため、本実施形態に示すように、トランジスタ１０３、１０４のようにＤＭＯＳトランジスタを用いた高耐圧な保護回路が必要である。また、容量素子Ｃａは高電圧ＶＨを印加して破壊することによって使用するため、直流電圧に対して保護回路が動作してはならず、交流信号にのみ動作する必要がある。そのため、アンチヒューズ素子の保護回路は高耐圧であり、高速なサージ電圧に対して動作する回路が求められる。半導体装置３００に組み込まれる図１に示す半導体装置１００によって構成される保護回路は高耐圧であり、高速なサージ電圧に対してのみ動作する保護回路であるので、アンチヒューズ素子の保護回路として効果がある。
以上のように、本実施形態に示す半導体装置３００を用いることによって、アンチヒューズ素子を構成する容量素子ＣａへのＥＳＤによる誤った書き込むことを防ぐことができる。
第３の実施形態
図６を参照して、本発明の実施形態による液体吐出ヘッド用基板の構造について説明する。図６は、本発明の第３の実施形態における液体吐出ヘッド用基板６００の回路構成を示す図である。液体吐出ヘッド用基板６００は、発熱素子６０１、トランジスタ６０２、及び、制御回路６０３と、上述の第２の実施形態の半導体装置３００と同様の回路構成と、を含む。発熱素子６０１は、記録剤である液体を加熱することによってエネルギを与え、液体を吐出口から吐出させる。発熱素子６０１は、発熱することによって液体にエネルギを与える発熱体であってもよい。また、発熱素子６０１の代わりに、変形することによって記録剤である液体にエネルギを与える圧電素子を用いてもよい。図６において、発熱素子６０１は、熱エネルギを液体に与える抵抗素子として描かれている。トランジスタ６０２は、発熱素子６０１を駆動するためのトランジスタである。また、制御回路６０３は、トランジスタ６０２を制御することによって液体の吐出を制御する。発熱素子６０１の一端は、電源ライン１１１と同様に高電圧ＶＨに接続され、他端はトランジスタ６０２の主端子（ドレイン）に接続される。トランジスタ６０２のもう１つの主端子（ソース）は電源ライン１１２に接続され、接地電位が供給される。トランジスタ６０２の制御端子（ゲート）は制御回路６０３に接続される。また、制御回路６０３は、ロジック電源電圧ＶＤＤに接続される。その他の回路を構成する要素は、上述の第２の実施形態と同じであってもよい。
トランジスタ６０２は、トランジスタ１０３、１０４、ＭＤ１と同様に高電圧ＶＨに接続されるため、トランジスタＭＰ１、ＭＮ１よりも高い耐圧を有するＤＭＯＳトランジスタが用いられる。トランジスタ６０２は、トランジスタ１０３、１０４、ＭＤ１と同様にＬＤＭＯＳトランジスタであってもよい。また、トランジスタ６０２は、トランジスタ１０３、１０４、ＭＤ１と同様にＬＯＣＯＳオフセット構造を有してもよい。
一方、制御回路６０３に含まれる回路は、トランジスタＭＰ１、ＭＮ１と共通のロジック電源電圧ＶＤＤに接続されるため、通常のトランジスタを用いてもよい。このため、トランジスタ１０３、１０４、ＭＤ１、６０２は、制御回路６０３に含まれるトランジスタよりも高い耐圧を有しうる。
上述のようにトランジスタＭＰ１のソース及びバックゲートと、制御回路６０３とは、共通のロジック電源電圧ＶＤＤに接続される。このため、トランジスタＭＰ１、ＭＮ１と制御回路６０３を構成するトランジスタのゲート絶縁膜とは、全て同一の工程で形成されうる。また、保護回路を構成するトランジスタ１０３、１０４、アンチヒューズ素子への書き込みを制御するトランジスタＭＤ１、発熱素子６０１を駆動するためのトランジスタ６０２は、すべてＬＤＭＯＳトランジスタを用いてもよい。この場合、上述したようにトランジスタ１０３、１０４、ＭＤ１、６０２、及び、容量素子Ｃａのゲート絶縁膜は、トランジスタＭＰ１、ＭＮ１のゲート絶縁膜と同一の工程で形成されうる。つまり、トランジスタ１０３、１０４、ＭＤ１、６０２、ＭＰ１、ＭＮ１、及び、容量素子Ｃａのゲート絶縁膜は、同じ膜厚を有しうる。また、上述のようにトランジスタ１０３、１０４、ＭＤ１、６０２、トランジスタＭＰ１、ＭＮ１、及び、容量素子Ｃａにおいて、それぞれ共通の不純物濃度のウェル領域や拡散領域を用いることができる。本実施形態に示す構成を用いることによって、製造プロセスの工程数の増加を抑制しつつ、液体吐出ヘッド用基板に、アンチヒューズ素子とアンチヒューズ素子の保護回路とを搭載することが可能となる。
以上、本発明に係る実施形態を３形態示したが、本発明はこれらの実施形態に限定されないことはいうまでもなく、本発明の要旨を逸脱しない範囲で、上述した実施形態は適宜変更、組み合わせが可能である。
１００、３００：半導体装置、１０３、１０４：トランジスタ、１０５：抵抗素子、１１１、１１２：電源ライン

Claims (20)

  1. 第１の主端子、第２の主端子及び第１の制御端子を含む第１のトランジスタと、第３の主端子、第４の主端子及び第２の制御端子を含む第２のトランジスタと、第１の抵抗素子と、を含む半導体装置であって、
    前記第１の主端子と前記第３の主端子とが、第１の電源ラインに接続され、
    前記第２の主端子と前記第１の抵抗素子の一端とが、第２の電源ラインに接続され、
    前記第１の制御端子と前記第２の制御端子と前記第４の主端子と前記第１の抵抗素子の他端とが、１つのノードを構成するように相互に接続され、
    前記第３の主端子と前記ノードとの間の容量結合によって前記第３の主端子の電位変化が前記第１の制御端子に伝達され、これによって前記第１のトランジスタがオンすることを特徴とする半導体装置。
  2. 前記第１のトランジスタ及び前記第２のトランジスタが、それぞれＤＭＯＳ（Ｄｏｕｂｌｅ−Ｄｉｆｆｕｓｅｄ ＭＯＳ）トランジスタであることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１のトランジスタ及び前記第２のトランジスタが、それぞれＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ ＭＯＳ）トランジスタであることを特徴とする請求項２に記載の半導体装置。
  4. 前記第１のトランジスタ及び前記第２のトランジスタが、それぞれＬＯＣＯＳオフセット構造を有することを特徴とする請求項１乃至３の何れか１項に記載の半導体装置。
  5. 前記第１のトランジスタ及び前記第２のトランジスタのそれぞれが、
    半導体基板に配された、第１の導電型の第１の半導体領域と、
    前記半導体基板に配され、前記第１の半導体領域の隣に配された第２の導電型の第２の半導体領域と、
    前記第１の半導体領域に配された第２の導電型のソース領域と、
    前記第２の半導体領域に配された第２の導電型のドレイン領域と、
    前記第１の半導体領域の上に配された第１の部分、ならびに、前記第２の半導体領域の上に配された第２の部分及び第３の部分を含むゲート電極と、
    前記第１の部分と前記第１の半導体領域との間に配された第１の膜厚を有する第４の部分、ならびに、前記第２の部分と前記第２の半導体領域との間に配され、前記第１の膜厚を有する第５の部分及び前記第３の部分と前記第２の半導体領域との間に配され、前記第１の膜厚より厚い第２の膜厚を有する第６の部分を含む絶縁膜と、を含むことを特徴とする請求項１乃至３の何れか１項に記載の半導体装置。
  6. 前記半導体装置が、
    第１の端子及び第２の端子を含み、前記第１の端子が前記第１の電源ラインに接続される容量素子と、
    第５の主端子、第６の主端子及び第３の制御端子を含み、前記第５の主端子が前記第２の端子に接続され、前記第６の主端子が前記第２の電源ラインに接続される第３のトランジスタと、
    第４のトランジスタを含む少なくとも１つのトランジスタによって構成され、前記第３の制御端子へ制御信号を供給することによって前記容量素子を絶縁破壊する駆動部と、
    を更に含むことを特徴とする請求項１乃至５の何れか１項に記載の半導体装置。
  7. 前記第１のトランジスタ及び前記第２のトランジスタの耐圧が前記第４のトランジスタの耐圧よりも高いことを特徴とする請求項６に記載の半導体装置。
  8. 前記第３のトランジスタの耐圧が前記第４のトランジスタの耐圧よりも高いことを特徴とする請求項６又は７に記載の半導体装置。
  9. 前記第３のトランジスタがＤＭＯＳトランジスタであることを特徴とする請求項６乃至８の何れか１項に記載の半導体装置。
  10. 前記第３のトランジスタがＬＤＭＯＳトランジスタであることを特徴とする請求項９に記載の半導体装置。
  11. 前記第３のトランジスタがＬＯＣＯＳオフセット構造を有することを特徴とする請求項６乃至１０の何れか１項に記載の半導体装置。
  12. 前記容量素子がＭＯＳ構造を有し、
    前記第１のトランジスタのゲート絶縁膜の膜厚、前記第２のトランジスタのゲート絶縁膜の膜厚、前記第３のトランジスタのゲート絶縁膜の膜厚、前記第４のトランジスタのゲート絶縁膜の膜厚、及び、前記容量素子を構成する絶縁膜の膜厚が互いに等しいことを特徴とする請求項６乃至１１の何れか１項に記載の半導体装置。
  13. 前記半導体装置が、前記第１の電源ラインと前記第２の端子との間に接続される第２の抵抗素子を更に含むことを特徴とする請求項６乃至１２の何れか１項に記載の半導体装置。
  14. 請求項１乃至５の何れか１項に記載の半導体装置と、
    記録剤を加熱するための発熱素子と、
    前記発熱素子を駆動するための第５のトランジスタと、
    を含むことを特徴とする液体吐出ヘッド用基板。
  15. 請求項６乃至１２の何れか１項に記載の半導体装置と、
    記録剤を加熱するための発熱素子と、
    前記発熱素子を駆動するための第５のトランジスタと、
    を含むことを特徴とする液体吐出ヘッド用基板。
  16. 前記第５のトランジスタの耐圧が前記第４のトランジスタの耐圧よりも高いことを特徴とする請求項１５に記載の液体吐出ヘッド用基板。
  17. 前記第４のトランジスタのゲート絶縁膜の膜厚と、前記第５のトランジスタのゲート絶縁膜の膜厚とが互いに等しいことを特徴とする請求項１５又は１６に記載の液体吐出ヘッド用基板。
  18. 前記第５のトランジスタがＤＭＯＳトランジスタであることを特徴とする請求項１４乃至１７の何れか１項に記載の液体吐出ヘッド用基板。
  19. 前記第５のトランジスタがＬＤＭＯＳトランジスタであることを特徴とする請求項１８に記載の液体吐出ヘッド用基板。
  20. 前記第５のトランジスタがＬＯＣＯＳオフセット構造を有することを特徴とする請求項１４乃至１９の何れか１項に記載の液体吐出ヘッド用基板。
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