KR100901063B1 - 반도체 장치 - Google Patents

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마사루 가나이
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Abstract

신뢰성이 높은 저항을 제공하는 것을 목적으로 한다. 또한，MOS 트랜지스터와 저항 소자를 동일 반도체 기판 상에 혼재하는 반도체 장치의 소형화를 도모하는 것을 목적으로 한다. P형의 반도체 기판(10)의 표면에 N형의 웰 영역(11)을 형성하고, 그 웰 영역(11)의 표면 상에 P-형의 저항층(20)을 형성한다. 그리고, 웰 영역(11) 상이며, 저항층(20)을 고리 형상으로 둘러싸도록 도전층(30)을 형성한다. 통상 동작 중에서, 도전층(30)에 소정의 전압을 인가하여, 도전층(30) 하부에 채널이 형성되지 않도록 함으로써 풀 다운 저항(2)과 다른 소자(예를 들면 P채널형 MOS 트랜지스터(1))를 분리한다. 저항층(20)과 소자 분리 절연막은 접촉하지 않는다. 소자 분리 절연막으로 둘러싸인 하나의 영역 내에 PMOS(1)와 풀 다운 저항(2)의 양자를 형성한다.
P채널형 MOS 트랜지스터, 저항층, 도전층, 풀 다운 저항, 웰층

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1은 본 발명의 실시 형태에 따른 반도체 장치를 설명하는 평면도 및 단면도.
도 2는 본 발명 및 종래의 실시 형태에 따른 반도체 장치를 설명하는 회로도.
도 3은 종래의 반도체 장치를 설명하는 평면도 및 단면도.
도 4는 종래의 반도체 장치를 설명하는 평면도 및 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 100 : P채널형 MOS 트랜지스터
2, 102 : 풀 다운 저항
10, 105 : 반도체 기판
11, 106, 120 : 웰 영역
12, 108 : 게이트 전극
13, 109 : 저농도 드레인 영역
14, 110 : 고농도 드레인 영역
15, 111 : 고농도 소스 영역
16, 23, 24, 113, 125 : 컨택트부
17, 18, 25, 26, 114, 115, 127, 128 : 배선층
20, 122 : 저항층
21, 123 : 전극 취출층
22, 124 : 불순물층
30 : 도전층
31 : 층간 절연막
32, 107, 121 : 소자 분리 절연막
101 : 부전압 공급 단자
VDD : 전원 전압
DRV : 드라이버 신호
Out : 출력 단자
[특허 문헌1] 일본 특개평 9-26758호 공보
[특허 문헌2] 일본 특개 2003-224267호 공보
본 발명은, 반도체 장치에 관한 것으로, 특히 동일 반도체 기판 상에 MOS 트랜지스터 및 저항을 구비하는 반도체 장치에 관한 것이다.
종래부터, 동일 반도체 기판 상에 MOS 트랜지스터 및 저항을 혼재하는 반도 체 장치가 알려져 있다. 이러한 반도체 장치를 이용하는 것으로서 형광 표시관의 구동 회로가 알려져 있다. 형광 표시관은, VFD(Vacuum Fluorescent Display)로도 불리며, 진공 용기 내에서 캐소드 전극으로부터 뛰어나온 전자가, 그리드 전극에서 제어되며, 애노드 전극에 있는 형광체에 충돌함으로써 발광하는 소자이다. 형광 표시관은 오디오 기기, 시계, 전자 계산기 등의 숫자 표시부로서 이용되고 있다.
이러한 형광 표시관을 발광시키기 위해서는 애노드 전극 및 그리드 전극에 고전압이 필요하여, 구동 회로의 출력단은 일반적으로 아래와 같이 구성되어 있다. 이 구동 회로의 출력단은, 도 2에 도시한 바와 같이 출력 단자 Out와 전원 전압 VDD 사이에 접속된 P채널형 MOS 트랜지스터(이하, PMOS)(100)와, PMOS(100)의 드레인측과 부전압 공급 단자(101) 사이에 접속된 풀 다운 저항(102)을 구비하고 있다. 또한，PMOS(100)의 백 게이트는 전원 전압 VDD에 접속되어 있다. 출력 단자 Out는 도시하지 않은 그리드 전극 및 애노드 전극과 접속되어 있다.
PMOS(100)의 게이트에는 도시하지 않은 논리 회로의 출력 신호(드라이버 신호 DRV)가 인가되며, 이에 의해 PMOS(100)의 온·오프가 제어되고 있다. 그리고 PMOS(100)의 제어에 의해, 그리드 전극 및 애노드 전극에 소정의 전압(하이 레벨과 로우 레벨)이 공급된다. 전원 전압 VDD는 예를 들면 약 5V이고, 부전압 공급 단자(101)는 -30V∼-40V 정도의 부전압을 공급한다.
다음으로，PMOS(100)의 디바이스 구조에 대해서 도 3을 참조하면서 설명한다. 도 3의 (a)는 PMOS(100)의 평면도이고, 도 3의 (b)는 도 3의 (a)의 Y-Y선을 따른 단면도이다. 이 PMOS(100)는 복수의 MOS 트랜지스터 구조가 전체적으로 하나 의 고내압의 PMOS(100)를 이루도록 구성되어 있다.
도 3의 (a), (b)에 도시한 바와 같이 PMOS(100)의 형성 영역에서는 P형의 반도체 기판(105)의 표면에 N형의 웰 영역(106)이 형성되고, 그 웰 영역(106) 상에 로코스법 등에 의한 소자 분리 절연막(107)이 형성되어 있다. 또한, 소자 분리 절연막(107)이 형성되어 있지 않은 반도체 기판(105)(웰 영역(106))의 표면 상에는 게이트 절연막(도시 생략)을 개재하여 복수의 게이트 전극(108)이 각각 고리 형상으로 형성되어 있다. 또한, 게이트 전극(108)으로 둘러싸인 반도체 기판(105)(웰 영역(106))의 표면 상에는 P-형의 저농도 드레인 영역(109)이 형성되고, 저농도 드레인 영역(109)의 표면 상에는 컨택트용의 P+형의 고농도 드레인 영역(110)이 형성되어 있다. 또한, 게이트 전극(108)의 고리 밖의 반도체 기판(105)(웰 영역(106))의 표면 상에는, 저농도 드레인 영역(109)에 대응하는 P+형의 고농도 소스 영역(111)이 각 게이트 전극(108)의 주위를 둘러싸도록 하여 형성되어 있다.
게이트 전극(108)을 포함하여 반도체 기판(105)의 표면 상에는 층간 절연막(112)이 형성되고, 그 층간 절연막(112)에는 고농도 드레인 영역(110) 및 고농도 소스 영역(111)에 이르는 컨택트부(113)가 형성되어 있다. 또한, 그 컨택트부(113)에 배선층(114, 115)이 형성되어 있다. 배선층(114)은 각 고농도 소스 영역(111)과 공통 접속된 배선층이며, 배선층(115)은 각 고농도 드레인 영역(110)과 공통 접속된 배선층이다. 배선층(114)은 전원 전압 VDD와 접속되고, 배선층(115)은 출력 단자 Out 및 후술하는 풀 다운 저항(102)의 일단과 접속되어 있다. 또한, 각 게이트 전극(108)에는 드라이버 신호 DRV가 인가되어 있다.
다음으로, 풀 다운 저항(102)의 디바이스 구조에 대해서 도 4를 참조하면서 설명한다. 도 4의 (a)는 풀 다운 저항(102)의 평면도이고, 도 4의 (b)는 도 4의 (a)의 Z-Z선을 따른 단면도이다.
도 4의 (a), (b)에 도시한 바와 같이 풀 다운 저항(102)의 형성 영역에서는 반도체 기판(105)의 표면에 N형의 웰 영역(120)이 형성되고, 이 웰 영역(120) 내에는 그 풀 다운 저항(102)과 다른 소자(상기 PMOS(100) 등)를 소자 분리하기 위한 소자 분자 절연막(121)이 로코스법 등에 의해 형성되어 있다. 소자 분리 절연막(121)으로 둘러싸인 웰 영역(120) 표면에는 저농도의 P형 불순물이 주입된 P-형의 저항층(122)이 형성되고, 또한 고농도의 P형 불순물이 주입된 P+형의 전극 취출층(123)이 섬 형상으로 형성되어 있다.
대향하는 전극 취출층(123) 사이에는 전압 의존성을 억지하기 위해 P형 불순물 이온의 주입이 이루어져, 불순물층(124)(FP)이 형성되어 있다. 전극 취출층(123) 상에는 컨택트부(125, 126)가 형성되고, 그 컨택트부(125, 126)에 배선층(127, 128)이 형성되어 있다. 한 쪽의 컨택트부(125)는 배선층(127)을 개재하여 상기 PMOS(105)의 드레인측 및 출력 단자 Out와 접속되고, 다른 쪽의 컨택트부(126)는 배선층(128)을 개재하여 부전압 공급 단자(101)와 접속되어 있다.
전술한 기술은, 예를 들면 상기의 특허 문헌에 기재되어 있다.
그러나, 상술한 저항(풀 다운 저항(102))은 저항층(122)에 인접하여 소자 분리 절연막(121)이 형성되어 있다. 그 때문에, 소자 분리 절연막(121)의 단부에서 응력이 집중되어, 저항층(122)과 웰 영역(120) 사이에서의 내압 열화가 염려되었다.
또한, 최근에는 반도체 집적 회로가 고밀도화, 고기능화되고 있기 때문에, 각각의 반도체 소자의 면적을 가능한 한 작게 하는 것이 요구되고 있다. 따라서, 전술한 바와 같은 MOS 트랜지스터와 저항을 혼재한 반도체 장치도 가능한 한 작게 하는 것이 바람직하다.
따라서 본 발명은, 신뢰성이 높은 저항을 제공하는 것을 목적으로 한다. 또한, 동일 반도체 기판 상에 MOS 트랜지스터와 저항을 혼재하는 반도체 장치의 소형화를 도모하는 것을 목적으로 한다.
본 발명은 상기 과제를 감안하여 이루어진 것으로, 그 주된 특징은 이하와 같다. 즉, 본 발명의 반도체 장치는, 제1 도전형의 반도체 기판 상에 MOS 트랜지스터 및 저항을 구비하는 반도체 장치로서, 상기 MOS 트랜지스터는 상기 반도체 기판의 표면에 형성된 제2 도전형의 웰층 내에 형성되고, 상기 웰 층 상에 소자 분리 절연막이 형성되고, 상기 저항은, 상기 MOS 트랜지스터가 형성된 웰층과 동일한 웰층 내에 형성되며 상기 웰층의 표면에 형성된 제1 도전형의 저항층과, 상기 웰층 상이며 상기 저항층을 둘러싸도록 하여 고리 형상으로 형성된 도전층을 구비하고, 상기 소자 분리 절연막으로 둘러싸인 하나의 영역 내에 상기 MOS 트랜지스터와 상기 저항의 양자가 형성되어 있는 것을 특징으로 한다.
<실시예>
다음으로, 본 발명을 실시하기 위한 최량의 형태에 따른 반도체 장치에 대해서 도 1 및 도 2를 참조하면서 설명한다. 본 실시 형태의 반도체 장치를 이용한 형광 표시관의 구동 회로의 회로도의 개략은 종래(도 2)와 마찬가지이므로, 그 설명을 생략하거나 간략하고, 주로 디바이스 구조에 대해서 상세하게 설명한다. 도 1의 (a)는 본 실시 형태에 따른 반도체 장치의 평면도이고, 도 1의 (b)는 도 1의 (a)의 X-X선을 따른 단면도이다.
이 반도체 장치는 크게 나누어 PMOS(1)의 영역과 풀 다운 저항(2)의 영역으로 이루어진다. PMOS(1)는, 복수의 P채널형 MOS 트랜지스터 구조가 전체적으로 하나의 고내압의 PMOS(1)를 이루도록 구성되어 있다. 또한, 하나의 P채널형 MOS 트랜지스터 구조와 저항으로 구성하는 것도 물론 가능하다. 또한, 풀 다운 저항(2)과 마찬가지의 저항을 복수 배치하는 것도 가능하다.
우선，PMOS(1)에 대해서 설명한다. 도 1의 (a), (b)에 도시한 바와 같이 P형의 반도체 기판(10)의 표면에 N형의 웰 영역(11)이 형성되어 있다.
또한, 반도체 기판(10)(웰 영역(11))의 표면 상에는 게이트 절연막(도시 생략)을 개재하여 게이트 전극(12)이 각각 고리 형상으로 형성되어 있다. 또한, 게이트 전극(12)으로 둘러싸인 반도체 기판(10)(웰 영역(11))의 표면 상에는 P-형의 저농도 드레인 영역(13)이 형성되고, 저농도 드레인 영역(13)의 표면 상에는 컨택트용의 P+형의 고농도 드레인 영역(14)이 형성되어 있다. 게이트 전극(12)의 고리 밖의 반도체 기판(10)(웰 영역(11))의 표면 상에는, 저농도 드레인 영역(13)에 대응하는 P+형의 고농도 소스 영역(15)이 각 게이트 전극(12)을 둘러싸도록 하여 형 성되어 있다. 또한, 도 1의 (b)에 도시한 바와 같이 인접하는 저농도 드레인 영역(13)은 각각 소정의 스페이스 L만큼 이격하여, 고내압을 보상하고 있다.
고농도 드레인 영역(14) 및 고농도 소스 영역(15) 상에는 컨택트부(16)가 형성되고, 그 컨택트부(16)에 배선층(17, 18)이 형성되어 있다. 배선층(17)은 각 고농도 소스 영역(15)과 공통 접속된 배선층이며, 배선층(18)은 각 고농도 드레인 영역(14)과 공통 접속된 배선층이다.
또한, 배선층(17)은 전원 전압 VDD와 접속되고, 배선층(18)은 출력 단자 Out 및 후술하는 풀 다운 저항(2)의 일단과 접속되어 있다.
다음으로 풀 다운 저항(2)에 대해서 설명한다. 풀 다운 저항(2)은 웰 영역(11) 내 PMOS(1)가 형성된 영역을 제외한 영역의 표면에 형성되어 있다. 웰 영역(11)의 표면 상에는 고내압으로 되도록 P-형(저농도)의 저항층(20)이 형성되고, 또한 컨택트를 취하기 위한 P+형(고농도)의 전극 취출층(21)이 저항층(20)의 표면에 섬 형상으로 형성되어 있다. 저항층(20)은 PMOS(1)의 저농도 드레인 영역(13)을 형성할 때의 이온 주입과 동일 공정에서 형성하는 것이 가능하다. 또한, 본 실시 형태에서는 도 1의 (b)에 도시한 바와 같이 저항층(20)과, 인접하는 저농도 드레인 영역(13)을 소정의 거리 M만큼 이격함으로써 풀 다운 저항(2)의 고내압을 보상하고 있다. 대향하는 전극 취출층(21) 사이에는 전압 의존성을 억지하기 위해 P형의 불순물 이온의 주입이 이루어져, 불순물층(22)(FP)이 형성되어 있다.
전극 취출층(21) 상에는 컨택트부(23, 24)가 형성되고, 그 컨택트부에 배선층(25, 26)이 형성되어 있다. 한 쪽의 컨택트부(23)는 배선층(25)을 개재하여 PMOS(1)의 배선층(18)과 접속되고, 또한 그 접속점은 출력 단자 Out와 접속되어 있다. 다른 쪽의 컨택트부(24)는 배선층(26)을 개재하여 부전압 공급 단자(101)와 접속되어 있다.
또한, 웰 영역(11)의 표면 상에는 저항층(20)을 둘러싸도록 하여 도전층(30)(예를 들면 폴리실리콘층)이 형성되어 있다. 이 도전층(30)은 전원 전압 VDD와 접속되어 있다. 도전층(30)은 MOS 트랜지스터 구조에서 말하는 게이트의 기능을 갖고 있어, 본 실시 형태에서는 동작 중에서 PMOS(1)와 풀 다운 저항(2)을 분리하고 있다. 즉, 통상 동작 중에는 도전층(30)에 소정의 하이 레벨(본 실시 형태에서는 전원 전압 VDD)이 인가되기 때문에, 도전층(30)의 하부에 채널은 형성되지 않아, 그 도전층(30) 하부에 불필요한 전류가 흐르지 않는다. 또한, 도 1의 (a)에서는 도전층(30)이 배선층(17)을 개재하여 전원 전압 VDD와 접속되어 있지만, 별도의 배선으로 전원 전압 VDD와 접속하여도 된다.
도전층(30)은 PMOS(1)의 게이트 전극(12)과 동일 프로세스로 형성할 수 있기 때문에 제조 프로세스가 복잡해지지 않는다.
게이트 전극(12)이나 도전층(30)을 포함시켜 반도체 기판(10)의 표면 상에는 층간 절연막(31)이 형성되고, 그 층간 절연막(31)에 고농도 드레인 영역(14), 고농도 소스 영역(15), 전극 취출층(21)에 이르는 각 컨택트부(16, 23, 24)가 형성되어 있다. 또한，PMOS(1)와 풀 다운 저항(2)의 전체를 둘러싸도록 소자 분리 절연막(32)이 로코스법 등으로 형성되어 있다.
이와 같이, 본 실시 형태의 반도체 장치에 따르면, 소자 분리 절연막(32)으 로 둘러싸인 하나의 영역 내에 MOS 트랜지스터와 저항의 양자를 혼재할 수 있다. 그 때문에, 소자의 면적을 작게 할 수 있다. 또한, 저항층(20)과, 인접하는 MOS 트랜지스터 불순물 영역(본 실시 형태에서는 저농도 드레인 영역(13))의 스페이스 M을 MOS 트랜지스터의 저농도 불순물 영역 사이의 스페이스 L과 동일하게 하고, 또한 도전층(30)의 디자인을 MOS 트랜지스터의 게이트 전극(12)과 동일하게 함으로써, MOS 트랜지스터 및 저항의 내압을 보상하면서 최소 사이즈의 소자를 형성할 수 있다.
또한, 로코스법 등에 의한 소자 분리 절연막을 이용하지 않고 도전층을 이용함으로써 저항과 다른 소자를 분리하고 있다. 이러한 구성에 따르면, 저항의 저항층이 소자 분리 절연막과 접하지 않으므로 내압의 열화를 방지하여, 신뢰성을 향상시킬 수 있다.
또한, 본 발명은 상기 실시 형태에 한정되는 것이 아니라 그 요지를 일탈하지 않는 범위에서 설계 변경이 가능한 것은 물론이다. 예를 들면 상기에서는 풀 다운 저항이지만 풀 업 저항으로 하여 구성할 수도 있다. 본 발명은, 반도체 기판 상에 저항을 구비하는 반도체 장치에 널리 적용할 수 있는 것이며, 특히 MOS 트랜지스터와 저항의 양자를 혼재하는 반도체 장치에 바람직하다.
본 발명은, 저항층을 도전층으로 둘러쌈으로써 소자 분리 절연막과 접하지 않도록 구성하고 있다. 그 때문에, 소자 분리 절연막의 단부에서의 응력 집중에 의한 내압 열화를 회피할 수 있어, 저항의 신뢰성을 향상시키는 것이 가능하다. 또한, 소자 분리 절연막으로 둘러싸인 하나의 영역 내에 MOS 트랜지스터와 저항의 양자를 형성한 경우에는, 종래 MOS 트랜지스터와 저항 사이에 있었던 소자 분리 절연막의 긴 스페이스가 불필요하게 되어, 반도체 장치를 소형으로 할 수 있다.

Claims (3)

  1. 제1 도전형의 반도체 기판 상에 MOS 트랜지스터 및 저항을 구비하는 반도체 장치로서,
    상기 반도체 기판의 표면에 형성된 제2 도전형의 웰층 내에 형성되고, 상기 웰층 상에 소자 분리 절연막이 형성되며, 게이트 전극이 고리 형상으로 형성되는 MOS 트랜지스터와,
    상기 MOS 트랜지스터가 형성된 웰층과 동일한 웰층 내에 형성되며, 상기 웰층의 표면에 형성된 제1 도전형의 저항층을 둘러싸도록 하여 고리 형상으로 형성된 게이트 전극을 갖는 저항을 구비하고,
    상기 소자 분리 절연막으로 둘러싸인 하나의 영역 내에 상기 MOS 트랜지스터와 상기 저항의 양자가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 저항의 게이트 전극에는, 정전압이 인가되는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항의 반도체 장치를 형광 표시관의 구동 회로의 일부로서 이용한 반도체 장치로서,
    상기 MOS 트랜지스터의 소스 및 도전층에 전원 전압이 인가되고, 상기 저항의 단자가 부전압 공급 단자와 접속되며, 상기 저항의 다른 단자와 상기 MOS 트랜지스터의 드레인의 접속점으로부터 출력을 취출하는 것을 특징으로 하는 반도체 장치.
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