JPH10242459A - 半導体集積回路装置用拡散抵抗 - Google Patents

Abstract

(57)【要約】 【課題】 占有面積の小さな高耐圧ＭＯＳトランジスタ
によって高い拡散抵抗値を得ることが困難であるという
課題があった。 【解決手段】 半導体集積回路装置用拡散抵抗を形成す
る高耐圧ＰＭＯＳトランジスタのＮ型ウエル２２の不純
物注入量とＰ型チャネルストップ領域２６の不純物注入
量とを種々に変化させることにより、ゲート絶縁膜２７
下のチャネル長Ｌ１、Ｐ型ソース領域２４とＰ型ドレイ
ン領域２５との間に形成したフィールド酸化膜２３ｂの
幅Ｌ２、およびゲート電極２８の端とＰ型ドレイン領域
２５との間の距離Ｌ３の最適値を選定することができ、
これにより高耐圧ＰＭＯＳトランジスタの小面積化を実
現するものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置用拡散抵抗に関し、特に蛍光表示管用の駆動回路に
適用する高耐圧ＰＭＯＳトランジスタに関するものであ
る。

【０００２】

【従来の技術】図７は、従来の蛍光表示管を直接駆動す
るための回路を示す回路図である。図において、１は電
源、２は負電位端子、３は高耐圧ＰＭＯＳトランジスタ
から成る出力バッファ、４はこの出力バッファ３の入力
配線、５は蛍光表示管の駆動電流を出力する出力ポート
端子、６は出力バッファ３がオフしたときに出力ポート
端子５の電位を負電位に引き込むためのプルダウン抵抗
である。

【０００３】図８は、図７に示した従来の蛍光表示管直
接駆動回路で使用するプルダウン抵抗６に高耐圧ＰＭＯ
Ｓトランジスタを適用することにより半導体集積回路装
置用拡散抵抗（以下、拡散抵抗と略称する）として形成
した場合を示す平面図である。図８において、基板に
は、通常Ｐ型半導体シリコン基板等が用いられ、この上
に各種の半導体製造プロセスを適用することによりデバ
イス領域を構成するものである。１１ａ，１１ｂはＰ型
ソース領域、１２は拡散抵抗本体を形成するＰ型ドレイ
ン領域、１３ａ，１３ｂはゲート電極、１４はＰ型不純
物をイオン注入したチャネルストップ領域である。１
５，１６はＰ型ドレイン領域１２と負電位端子２および
出力ポート端子５とを接続するためのコンタクトホー
ル、１７，１８はコンタクトホール１５，１６の回りに
設けたコンタクト部である。

【０００４】図９は、図８のＣ−Ｄにおける断面図であ
り、図において、１１ａ，１１ｂはＰ型ソース領域、１
２はＰ型ドレイン領域、１３ａ，１３ｂはゲート電極、
１４はチャネルストップ領域であり、この領域がＰ型ド
レイン領域を含むことになる。なお、図８に相当する部
分には同一符号を付しその説明を省略する。１９ａ〜１
９ｄは素子分離用のフィールド酸化膜であり、通常０．
５〜１．０μｍの膜厚を有する。Ｐ型ドレイン領域１２
を取り囲むフィールド酸化膜１９ｂ，１９ｃの直下には
Ｐ型不純物をイオン注入するチャネルストップ領域１４
ａ，１４ｂが形成されている。

【０００５】次に動作について説明する。図９に示すよ
うに、高耐圧ＰＭＯＳトランジスタ構造を有した拡散抵
抗は、通常、Ｐ型ソース領域１１ａ，１１ｂおよびゲー
ト電極１３ａ，１３ｂを電源１に接続している。これに
よりＰ型ソース領域１１ａ−Ｐ型ドレイン領域１２間、
およびＰ型ソース領域１１ｂ−Ｐ型ドレイン領域１２間
において形成される２つの高耐圧ＰＭＯＳトランジスタ
をオフ状態にすることができるので、Ｐ型ソース領域１
１ａ，１１ｂからＰ型ドレイン領域１２に電流が流れる
ことはないという機能を有する。また、拡散抵抗の抵抗
値Ｒ（Ω）は、図８に示すように、Ｐ型ドレイン領域１
２の両端に形成したコンタクトホール１５および１６の
間の距離をＬＬ、Ｐ型ドレイン領域１２の幅をＲ３およ
びＰ型ドレイン領域１２のシート抵抗値をρ（Ω／□）
とすると、次式により求められる。 Ｒ＝（ＬＬ／Ｒ３）×ρ ・・・（１）

【０００６】Ｐ型ソース領域１１ａ，１１ｂなど他の拡
散領域の不純物濃度との兼ね合いから、Ｐ型ドレイン領
域１２の不純物濃度だけを変化させることはできないか
ら、Ｐ型ドレイン領域１２のシート抵抗値ρは一定値と
なる。したがって、拡散抵抗の抵抗値Ｒは、式（１）か
らＬＬ／Ｒ３、すなわちコンタクトホール１５および１
６の間の距離ＬＬとＰ型ドレイン領域１２の幅Ｒ３との
比によって決定されることになる。ところで、コンタク
トホール１５および１６の間の距離ＬＬを長くすること
は、最近の半導体の集積度の増大化に伴う微細化の要求
から採用できないので、拡散抵抗の抵抗値Ｒを大きくす
るためには、図１０に示すように、Ｐ型ドレイン領域１
２の幅Ｒ３を小さくすることにより対応するしかない。

【０００７】

【発明が解決しようとする課題】従来の半導体集積回路
装置用拡散抵抗は以上のように構成されているので、以
下のような課題があった。近年、蛍光表示管は、装置の
大型化、高輝度化に伴ってより一層の高電圧を印加する
必要が生じている。一方、蛍光表示管を直接駆動するた
めには、図７に示すような蛍光表示管直接駆動回路を組
み込んだマイクロコンピュータやドライバＩＣ等の半導
体集積回路装置を必要とする。しかしながら、半導体集
積回路装置は年々微細化が進み、図８に示すように、高
耐圧ＭＯＳトランジスタを用いてプルダウン抵抗６を拡
散抵抗として形成する場合、既存の高耐圧ＭＯＳトラン
ジスタではこれの占有面積が小さく、抵抗値の高い拡散
抵抗を得ることができないという課題が生じていた。

【０００８】すなわち、上述したように、半導体集積回
路装置の微細化が進むに従い、コンタクトホール１５お
よび１６の間の距離ＬＬを長くすることはできないか
ら、拡散抵抗の抵抗値Ｒを大きくするためには、Ｐ型ド
レイン領域１２の幅Ｒ３を小さくしなければならない。
一方、コンタクトホール１５，１６の回りに設けたコン
タクト部１７，１８の幅Ｒ３’は、装置の最小設計寸法
により規定・制限され、この最小設計寸法以下の値に設
定することができない。したがって、拡散抵抗値Ｒを大
きくするためにＰ型ドレイン領域１２の幅Ｒ３を小さく
してゆくと、図１０に示すように、Ｒ３がＲ３’より小
さくなるので、Ｐ型ドレイン領域１２は鉄アレイのよう
な形状になる。

【０００９】図１０に示すように、Ｐ型ソース領域１１
ａ−Ｐ型ドレイン領域１２間の距離は、上下合わせてＬ
２であり、一方、Ｐ型ソース領域１１ａ−コンタクト部
１７間の距離も同様にＬ２’であり、Ｌ２＜Ｌ２’とな
っている。拡散抵抗を形成する高耐圧ＭＯＳトランジス
タの面積をＳで表すと、Ｓは次式により決定される。 Ｓ＝ＬＬ×２×（Ｌ２’＋Ｒ３’）＋α ・・・（２） ただし、αは高耐圧ＭＯＳトランジスタの周辺部の面積
である。αはほぼ一定値であり、Ｌ２’は耐圧や製造プ
ロセス上の位置合わせがマージンの確保等の観点から限
界となる最小値が存在し、その最小値以下の小さな値に
することができない。ＬＬは、上述したように抵抗値を
規定する１つの要因であるから、所定値以下に小さくす
ることができない。この結果、式（２）から高耐圧ＭＯ
Ｓトランジスタの面積Ｓは、コンタクト部１８の幅Ｒ
３’によって規定することになる。しかしながら、上述
したように、Ｒ３’は装置の最小設計寸法により規定・
制限され、この最小設計寸法以下の値に設定することは
できないから、Ｒ３’には最小値が存在してしまう。し
たがって、高耐圧ＭＯＳトランジスタの面積Ｓが小さく
なり、抵抗値Ｒの大きな拡散抵抗を得ることができない
という課題が生じる。

【００１０】以上のように、従来の半導体集積回路装置
用拡散抵抗には、占有面積の小さな高耐圧ＭＯＳトラン
ジスタにおいては大きな抵抗値を得ることが困難である
という課題があった。

【００１１】この発明は上記のような課題を解決するた
めになされたもので、高耐圧ＭＯＳトランジスタの面積
が小さくても高い抵抗値を得ることのできる半導体集積
回路装置用拡散抵抗を得ることを目的とする。

【００１２】

【課題を解決するための手段】請求項１記載の発明に係
る半導体集積回路装置用拡散抵抗は、ウエルの表面に形
成されたソース領域およびドレイン領域の間に、耐圧の
観点から最適化された幅を有するゲート絶縁膜およびフ
ィールド酸化膜を形成し、ゲート絶縁膜上にゲート電極
を形成するとともに、フィールド酸化膜下にチャネルス
トップ領域を形成したものである。

【００１３】請求項２記載の発明に係る半導体集積回路
装置用拡散抵抗は、ゲート絶縁膜およびフィールド酸化
膜の幅の耐圧の観点からの最適化を、ゲート絶縁膜下の
チャネル長、フィールド酸化膜の幅およびゲート電極の
端とドレイン領域との間の距離を所定のパラメータを介
して求めることにより行うものである。

【００１４】請求項３記載の発明に係る半導体集積回路
装置用拡散抵抗は、所定のパラメータとして、反対導電
型のウエルの不純物注入量と一導電型のチャネルストッ
プ領域の不純物注入量とから成る複数の組を用いるもの
である。

【００１５】請求項４記載の発明に係る半導体集積回路
装置用拡散抵抗は、拡散抵抗本体を成す第１の一導電型
領域を屈曲部において折り曲げて延長させて幅広のコン
タクト部を形成するとともに、第１の一導電型領域およ
びコンタクト部の両側に離間して第２の一導電型領域お
よび第３の一導電型領域を形成し、さらに、第１の一導
電型領域およびコンタクト部と第２の一導電型領域との
間に第１のゲート電極を、第１の一導電型領域およびコ
ンタクト部と第３の一導電型領域との間に第２のゲート
電極をそれぞれ形成したものである。

【００１６】請求項５記載の発明に係る半導体集積回路
装置用拡散抵抗は、第２の一導電型領域、第３の一導電
型領域、第１のゲート電極および第２のゲート電極を共
に電源に接続したものである。

【００１７】なお、一導電型および反対導電型は、半導
体の導電型であり、一方がＰ型であれば他方がＮ型であ
ることを表し、逆に一方がＮ型であれば他方がＰ型であ
ることを表わす。

【００１８】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１による
半導体集積回路装置用拡散抵抗を示す断面図である。図
において、２１はＰ型半導体基板（一導電型の半導体基
板）、２２はＮ型ウエル（反対導電型のウエル）、２３
ａ〜２３ｃはフィールド酸化膜、２４はＰ型ソース領域
（一導電型のソース領域）、２５はＰ型ドレイン領域
（一導電型のドレイン領域）、２６はフィールド酸化膜
２３ｂ直下に不純物をイオン注入して形成したＰ型チャ
ネルストップ領域（一導電型のチャネルストップ領
域）、２７はゲート絶縁膜、２８はゲート絶縁膜２７上
に形成されたゲート電極、２９ａ，２９ｂはそれぞれＰ
型ソース領域２４およびＰ型ドレイン領域２５に接続さ
れたＡｌ配線、３０ａ〜３０ｃは層間絶縁膜である。

【００１９】Ｌ１はゲート絶縁膜２７下のチャネル長、
Ｌ２はＰ型ソース領域２４とＰ型ドレイン領域２５との
間に形成したフィールド酸化膜２３ｂの幅、Ｌ３はゲー
ト電極２８の端とＰ型ドレイン領域２５との間の距離で
ある。

【００２０】この実施の形態１による半導体集積回路装
置用拡散抵抗の抵抗本体は、高耐圧ＰＭＯＳトランジス
タのＰ型ドレイン領域２５によって形成する。

【００２１】次に動作について説明する。この実施の形
態１による半導体集積回路装置用拡散抵抗は、当該拡散
抵抗を形成する図２に示すような高耐圧ＰＭＯＳトラン
ジスタのＮ型ウエル２２の不純物注入量と、Ｐ型チャネ
ルストップ領域２６の不純物注入量とを種々に変化させ
たＴＥＧ（テスト・エレメント・グループ）を形成した
半導体チップを複数個準備し、各ＴＥＧの評価結果に基
づいて、高耐圧ＰＭＯＳトランジスタの面積が最小で、
かつ最大の耐圧を実現することのできるＬ１，Ｌ２およ
びＬ３の最適値を選定するものである。

【００２２】図２（ａ）は、Ｎ型ウエル２２の不純物注
入量を横軸にとり、Ｐ型チャネルストップ領域２６の不
純物注入量を縦軸にとった２次元座標中に、Ｎ型ウエル
２２の不純物注入量と、Ｐ型チャネルストップ領域２６
の不純物注入量との組み合わせを変化させた１５通りの
条件Ａ〜Ｏを示す図であり、図２（ｂ）はこれらの条件
Ａ〜Ｏに対応する記号を示す図である。なお、条件Ｇが
Ｎ型ウエル２２の不純物注入量と、Ｐ型チャネルストッ
プ領域２６の不純物注入量との組み合わせの標準条件を
表している。

【００２３】図３はＬ２と耐圧との評価結果の一例を示
す図であり、図４はＬ１と耐圧との評価結果の一例を示
す図であり、図５はＬ３と耐圧との評価結果の一例を示
す図である。図３〜図５は、図１に示したこの実施の形
態１による半導体集積回路装置用拡散抵抗のＰ型ソース
領域２４およびＰ型ドレイン領域２５にそれぞれ接続し
たＡｌ配線２９ａと２９ｂとの間に電圧を印加し、印加
電圧を徐々に高めていって絶縁破壊を起こす、いわゆる
ブレイクダウン電圧を測定し、その電圧を耐圧（Ｖ）と
して記録することにより得られたものである。

【００２４】図４を参照すると、それぞれの条件を変化
させても耐圧は全てフラットのままである。したがっ
て、ゲート絶縁膜２７下のチャネル長Ｌ１の長さは、耐
圧に影響しなかったことが分かる。同様に図５からゲー
ト電極２８の端と、Ｐ型ドレイン領域２５との間の距離
Ｌ３も耐圧に影響しなかったことが分かる。

【００２５】図３を参照すると、条件の変化に応じて耐
圧が大きく変化していたことが分かる。したがって、Ｐ
型ソース領域２４とＰ型ドレイン領域２５との間に形成
したフィールド酸化膜２３ｂの幅Ｌ２が、耐圧に影響を
与えたことが分かる。図３に示すグラフでは、Ｌ２＝２
〜３の間で耐圧が最大になる傾向がみられ、Ｌ２＜２や
３＜Ｌ２といった条件下では耐圧が低下する傾向にあっ
た。

【００２６】ＴＥＧの評価結果が、図３〜図５に示す関
係になる場合には、図１に示す実施の形態１による半導
体集積回路装置用拡散抵抗のＬ１およびＬ３の寸法は、
フォトプロセスにおけるマスクの位置合わせ精度を考慮
した最小寸法に設定することが可能である。一方、Ｌ２
の値は２〜３の間に設定することにより、耐圧を最大に
することが可能になる。

【００２７】以上のように、この実施の形態１によれ
ば、高耐圧ＭＯＳトランジスタで形成する拡散抵抗にお
いて、ゲート絶縁膜２７下のチャネル長Ｌ１、Ｐ型ソー
ス領域２４とＰ型ドレイン領域２５との間に形成したフ
ィールド酸化膜２３ｂの幅Ｌ２、およびゲート電極２８
の端とＰ型ドレイン領域２５との間の距離Ｌ３の値を、
高耐圧ＭＯＳトランジスタの面積が最小で、かつ最大の
耐圧を実現可能な最適値に選定することが可能になる。

【００２８】実施の形態２．図６はこの発明の実施の形
態２による半導体集積回路装置用拡散抵抗を示す部分平
面図である。図において、１１ａはＰ型ソース領域（第
２の一導電型領域）、１１ｂはＰ型ソース領域（第３の
一導電型領域）、１２は拡散抵抗本体を形成するＰ型ド
レイン領域（第１の一導電型領域）、１３ａはゲート電
極（第１のゲート電極）、１３ｂはゲート電極（第２の
ゲート電極）、１４はＰ型不純物をイオン注入したチャ
ネルストップ領域をそれぞれ示すものである。１５はＰ
型ドレイン領域１２と負電位端子２および出力ポート端
子５とを接続するためのコンタクトホール、１７はコン
タクトホール１５の回りに設けたコンタクト部である。
３１はＰ型ドレイン領域１２の屈曲部である。ここで、
上記参照符号に対応した部位の具体的なスペックは実施
の形態１に準ずるものとする。

【００２９】この実施の形態２による半導体集積回路装
置用拡散抵抗は、図６に示すように、高耐圧ＰＭＯＳト
ランジスタを用いて形成されている。すなわち、Ｐ型ソ
ース領域１１ａおよび１１ｂにより挟まれたＰ型ドレイ
ン領域１２が拡散抵抗本体を成す。Ｐ型ソース領域１１
ａ，１１ｂおよびゲート電極１３ａ，１３ｂは、図示さ
れていないが電源１に接続しているので、Ｐ型ソース領
域１１ａとＰ型ドレイン領域１２とが構成する高耐圧Ｐ
ＭＯＳトランジスタ、およびＰ型ソース領域１１ｂとＰ
型ドレイン領域１２とが構成する高耐圧ＰＭＯＳトラン
ジスタはオフの状態にある。したがって、Ｐ型ドレイン
領域１２には電流が流れない。

【００３０】次に動作について説明する。この実施の形
態２による半導体集積回路装置用拡散抵抗は、拡散抵抗
本体を構成するＰ型ドレイン領域１２を屈曲部３１にお
いて直角に折り曲げ、コンタクトホール１５の回りに設
けたコンタクト部１７を必要な長さだけ延長させてい
る。このような構成にすることにより、Ｐ型ドレイン領
域１２の幅Ｒ３、コンタクト部１７の幅Ｒ３’、Ｐ型ソ
ース領域１１ａ−Ｐ型ドレイン領域１２間の距離Ｌ２、
Ｐ型ソース領域１１ａ−コンタクト部１７間の距離Ｌ
２’の間に次式が成立する。 ２×Ｌ２＋Ｒ３＜２×Ｌ２’＋Ｒ３’ ・・・（３）

【００３１】Ｒ３’は装置の最小設計寸法に規定・制限
されるから、式（３）の右辺には最小値が存在してしま
う。しかしながら、左辺は式（３）を満足する限り自由
な値をとることができる。したがって、拡散抵抗値を高
めるためにＲ３を小さくした上で、さらにＰ型ソース領
域１１ａ−Ｐ型ドレイン領域１２間の耐圧が許す限りＬ
２を小さくすることができる。これにより、Ｐ型ドレイ
ン領域１２におけるＰ型ソース領域１１ａとＰ型ソース
領域１１ｂとの間の距離を、コンタクト部１７における
当該距離よりも短くすることができる。したがって、装
置の設計寸法に余裕を与えることができるようになり、
これを組み込む回路全体の集積度の向上に寄与する。

【００３２】この実施の形態２による半導体集積回路装
置用拡散抵抗は、実施の形態１により高耐圧ＭＯＳトラ
ンジスタの各部の最適化を行って得られたＬ２の値が、
以下の式（４）、すなわち、 ２≦Ｌ２≦３ ・・・（４） を満足しない場合に適用するのに好適である。

【００３３】以上のように、この実施の形態２によれ
ば、拡散抵抗本体を構成するＰ型ドレイン領域１２の幅
を最小設計寸法の規制を受けることなく設定することが
できるから、拡散抵抗を形成する高耐圧ＭＯＳトランジ
スタの面積を縮小することができる。さらに、屈曲部３
１で折り曲げるコンタクト部１７の長さを最小限に抑え
ることにより、従来の拡散抵抗に比べて、拡散抵抗を形
成する高耐圧ＭＯＳトランジスタの面積を１０％〜３０
％程度縮小することが可能になる。

【００３４】ここで、上述した実施の形態１および実施
の形態２においては、高耐圧ＰＭＯＳトランジスタによ
り半導体集積回路装置用拡散抵抗を形成する例を示した
が、これに限らず、高耐圧ＮＭＯＳトランジスタにより
半導体集積回路装置用拡散抵抗を形成することもでき
る。

【００３５】また、実施の形態１および実施の形態２に
よる半導体集積回路装置用拡散抵抗は、これを図７に示
すような蛍光表示管直接駆動回路に適用することによ
り、蛍光表示管を直接駆動するための高耐圧ポートを備
えた、高耐圧バッファおよびプルダウン抵抗のレイアウ
トサイズを縮小することが可能になる。さらに、図７に
示す蛍光表示管直接駆動回路をマイクロコンピュータや
ドライバＩＣ等に組み込むことにより、これらの半導体
集積回路装置のチップサイズを規定している高耐圧ポー
トのサイズを小さくすることができ、これにより半導体
集積回路装置チップのサイズを縮小することが可能にな
る。

【００３６】

【発明の効果】以上のように、請求項１記載の発明によ
れば、ウエルの表面に形成されたソース領域およびドレ
イン領域の間に、耐圧の観点から最適化された幅を有す
るゲート絶縁膜およびフィールド酸化膜を形成するとと
もに、ゲート絶縁膜上にゲート電極を形成し、フィール
ド酸化膜下に一導電型のチャネルストップ領域を形成す
るように構成したので、半導体集積回路装置用拡散抵抗
を形成する高耐圧ＭＯＳトランジスタの面積を小さくし
ても高い抵抗値を得ることができる効果がある。

【００３７】請求項２記載の発明によれば、ゲート絶縁
膜およびフィールド酸化膜の幅の耐圧の観点からの最適
化を、ゲート絶縁膜下のチャネル長、フィールド酸化膜
の幅およびゲート電極の端とドレイン領域との間の距離
を所定のパラメータを介して求めることにより行うよう
に構成したので、半導体集積回路装置用拡散抵抗を形成
する高耐圧ＭＯＳトランジスタのゲート絶縁膜下のチャ
ネル長、フィールド酸化膜の幅およびゲート電極の端と
ドレイン領域との間の距離を、高耐圧ＭＯＳトランジス
タの面積が最小で、かつ最大の耐圧を実現することが可
能な値に最適化できる効果がある。

【００３８】請求項３記載の発明によれば、所定のパラ
メータとして、反対導電型のウエルの不純物注入量と一
導電型のチャネルストップ領域の不純物注入量とから成
る複数の組を用いるように構成したので、半導体集積回
路装置用拡散抵抗を形成する高耐圧ＭＯＳトランジスタ
のゲート絶縁膜下のチャネル長、フィールド酸化膜の幅
およびゲート電極の端とドレイン領域との間の距離の具
体的な最適値を算出することができる効果がある。

【００３９】請求項４記載の発明によれば、拡散抵抗本
体を成す第１の一導電型領域を屈曲部において折り曲げ
て延長させて第１の一導電型領域よりも幅広のコンタク
ト部を形成するとともに、第１の一導電型領域およびコ
ンタクト部の両側に離間して第２の一導電型領域および
第３の一導電型領域を形成し、さらに、第１の一導電型
領域およびコンタクト部と第２の一導電型領域との間に
第１のゲート電極を、第１の一導電型領域および第３の
一導電型領域との間に第２のゲート電極をそれぞれ形成
するように構成したので、拡散抵抗本体を構成する第１
の一導電型領域の幅を最小設計寸法による規制・制限を
受けることなく設定することができる。したがって、半
導体集積回路装置用拡散抵抗を形成する高耐圧ＭＯＳト
ランジスタの面積を縮小することができる効果がある。

【００４０】請求項５記載の発明によれば、第２の一導
電型領域、第３の一導電型領域、第１のゲート電極およ
び第２のゲート電極を共に電源に接続するように構成し
たので、半導体集積回路装置用拡散抵抗を形成する高耐
圧ＭＯＳトランジスタを常時オフ状態に維持することが
できる。したがって、拡散抵抗本体を成す第１の一導電
型領域を高抵抗に保つことができる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による半導体集積回
路装置用拡散抵抗を示す断面図である。

【図２】 Ｎ型ウエルの不純物注入量を横軸にとり、Ｐ
型チャネルストップ領域の不純物注入量を縦軸にとった
２次元座標中に、Ｎ型ウエルの不純物注入量とＰ型チャ
ネルストップ領域の不純物注入量との組み合わせを変化
させた１５通りの条件Ａ〜Ｏを示す図である。

【図３】 Ｌ２と耐圧との間の関係を評価した結果の一
例を示す図である。

【図４】 Ｌ１と耐圧との間の関係を評価した結果の一
例を示す図である。

【図５】 Ｌ３と耐圧との間の関係を評価した結果の一
例を示す図である。

【図６】 この発明の実施の形態２による半導体集積回
路装置用拡散抵抗を示す部分平面図である。

【図７】 従来の蛍光表示管などを直接駆動するための
回路を示す回路図である。

【図８】 図７に示した従来の蛍光表示管直接駆動回路
で使用するプルダウン抵抗を高耐圧ＰＭＯＳトランジス
タを用いて形成した半導体集積回路装置用拡散抵抗の平
面図である。

【図９】 図８のＣ−Ｄにおける断面図である。

【図１０】 従来の半導体集積回路装置用拡散抵抗の抵
抗値を大きくするためにＰ型ドレイン領域の幅を小さく
することにより対応した状態を示す図である。

【符号の説明】

１１ａ Ｐ型ソース領域（第２の一導電型領域）、１１
ｂ Ｐ型ソース領域（第３の一導電型領域）、１２ Ｐ
型ドレイン領域（第１の一導電型領域）、１３ａ ゲー
ト電極（第１のゲート電極）、１３ｂ ゲート電極（第
２のゲート電極）、１７ コンタクト部、２１ Ｐ型半
導体基板（一導電型の半導体基板）、２２ Ｎ型ウエル
（反対導電型のウエル）、２３ａ〜２３ｃ フィールド
酸化膜、２４ Ｐ型ソース領域（一導電型のソース領
域）、２５ Ｐ型ドレイン領域（一導電型のドレイン領
域）、２６ Ｐ型チャネルストップ領域（一導電型のチ
ャネルストップ領域）、２７ ゲート絶縁膜、２８ ゲ
ート電極、３１ 屈曲部。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 一導電型の半導体基板上に形成された反
   対導電型のウエルの表面に形成された一導電型のソース
   領域およびドレイン領域と、前記ソース領域および前記
   ドレイン領域の間に形成され、耐圧の観点から最適化さ
   れた幅を有するゲート絶縁膜およびフィールド酸化膜
   と、前記ゲート絶縁膜上に形成されたゲート電極と、前
   記フィールド酸化膜下に形成された一導電型のチャネル
   ストップ領域とを備えた半導体集積回路装置用拡散抵
   抗。
2. 【請求項２】 ゲート絶縁膜およびフィールド酸化膜の
   幅の耐圧の観点からの最適化は、前記ゲート絶縁膜下の
   チャネル長、前記フィールド酸化膜の幅およびゲート電
   極の端とドレイン領域との間の距離を所定のパラメータ
   を介して求めることにより行うことを特徴とする請求項
   １記載の半導体集積回路装置用拡散抵抗。
3. 【請求項３】 所定のパラメータとして、反対導電型の
   ウエルの不純物注入量と一導電型のチャネルストップ領
   域の不純物注入量とから成る複数の組を用いることを特
   徴とする請求項２記載の半導体集積回路装置用拡散抵
   抗。
4. 【請求項４】 半導体基板に形成され、拡散抵抗本体を
   成す第１の一導電型領域と、この第１の一導電型領域か
   ら屈曲部において折り曲げて延長された幅広のコンタク
   ト部と、前記第１の一導電型領域および前記コンタクト
   部の両側に離間して形成された第２の一導電型領域およ
   び第３の一導電型領域と、前記第１の一導電型領域およ
   び前記コンタクト部と前記第２の一導電型領域との間に
   形成された第１のゲート電極と、前記第１の一導電型領
   域および前記コンタクト部と前記第３の一導電型領域と
   の間に形成された第２のゲート電極とを備えた半導体集
   積回路装置用拡散抵抗。
5. 【請求項５】 第２の一導電型領域、第３の一導電型領
   域、第１のゲート電極および第２のゲート電極が共に電
   源に接続されていることを特徴とする請求項４記載の半
   導体集積回路装置用拡散抵抗。