JP2011066482A

JP2011066482A - 駆動回路

Info

Publication number: JP2011066482A
Application number: JP2009212901A
Authority: JP
Inventors: Yoshiyuki Oba; 義之大場
Original assignee: Sanyo Electric Co Ltd; Sanyo Semiconductor Co Ltd
Current assignee: Sanyo Electric Co Ltd; System Solutions Co Ltd
Priority date: 2009-09-15
Filing date: 2009-09-15
Publication date: 2011-03-31
Also published as: KR101080486B1; TW201110550A; US20110062890A1; KR20110030362A; CN102025359A

Abstract

【課題】駆動回路において、プローブ針を用いた測定を行うことなく、複数の出力トランジスタの耐圧特性を一括して検査する。
【解決手段】駆動回路１は、半導体チップ２上に、高耐圧のＰチャネル型ＭＯＳトランジスタからなる出力トランジスタＴ１〜Ｔｍ、スイッチング制御回路ＳＣＬ１〜ＳＣＬｍ、出力端子Ｐ１〜Ｐｍ、ダイオードＤＯ１〜ＤＯｍ及び制御端子ＰＸを含んで構成される。ダイオードＤＯ１〜ＤＯｍは、ソースとゲートが共通接続された高耐圧のＰチャネル型ＭＯＳトランジスタからなる。ダイオードＤＯ１〜ＤＯｍのアノードは、それぞれ対応する出力端子Ｐ１〜Ｐｍのドレインｄ１〜ｄｍに接続される。ダイオードＤＯ１〜ＤＯｍのカソードは、配線３を介して、制御端子ＰＸに共通接続されている。
【選択図】図１

Description

本発明は、駆動回路に関し、特に、オープンドレイン型の出力トランジスタを備えた駆動回路に関する。

従来から、オープンドレイン型の出力トランジスタを備えた駆動回路が知られている。この種の駆動回路は、例えば、蛍光表示管などの自発光素子を駆動するために用いられる。

図４は、蛍光表示管の駆動回路１０の構成を示す図である。図示のように、この駆動回路１０は、半導体チップ１１上に、高耐圧のＰチャネル型ＭＯＳトランジスタからなる出力トランジスタＴ１〜Ｔｍと、金属パッドからなる出力端子Ｐ１〜Ｐｍを含んで構成される。

出力トランジスタＴ１〜Ｔｍのソースには正の電源電圧ＶＤＤ（＋５Ｖ）が印加され、それらのゲートには、それぞれスイッチング制御信号Ｃ１〜Ｃｍが印加される。出力トランジスタＴ１〜Ｔｍのドレインは、それぞれ出力端子Ｐ１〜Ｐｍに接続されている。

そして、出力端子Ｐ１〜Ｐｍは、それぞれ半導体チップ１１の外部に設けられた蛍光表示管ＶＦＤ１〜ＶＦＤｍのアノードに接続される。蛍光表示管ＶＦＤ１〜ＶＦＤｍのフィラメントと呼ばれるカソードには負の高電圧ＶＰＰ（例えば、−８０Ｖ）が印加される。

今、出力トランジスタＴｘがオンすると、対応する出力端子Ｐｘの電圧は電源電圧ＶＤＤになり、アノード・カソード間にＶＤＤ＋ＶＰＰの電位差（例えば８５Ｖ）が生じることにより、対応する蛍光表示管ＶＦＤｘのカソードから放出された熱電子が、アノード・カソード間に挿入された蛍光体を通ってアノードに流れる。これにより、蛍光表示管ＶＦＤｘは点灯する。

一方、出力トランジスタＴｘがオフすると、対応する蛍光表示管ＶＦＤｘのカソード・アノード間の電位差が無くなり、熱電子は蛍光体の中を流れなくなるので、蛍光表示管ＶＦＤｘは消灯する。この時、出力トランジスタＴｘのソース・ドレイン間にはＶＤＤ＋ＶＰＰという高電圧が印加されるので、出力トランジスタＴｘはこのような高電圧に耐える耐圧を持った高耐圧トランジスタであることが必要である。

この種の駆動回路は、例えば、特許文献１に記載されている。

特開２００１−２０９３４３号公報

上述のように、出力トランジスタＴ１〜Ｔｍは高耐圧特性を持っている必要があるが、その特性を保証するために、ウエハー完成段階で耐圧検査が行われる。この場合、出力トランジスタＴ１〜Ｔｍをオフに設定する。そして、出力端子Ｐ１〜Ｐｍにプローブ針を接触させて、負の高電圧ＶＰＰ（例えば、−８０Ｖ）を印加して、出力トランジスタＴ１〜Ｔｍのリーク電流を測定すればよい。

その後、スクライブ工程により、ウエハーを多数の半導体チップ１１に切断し、前記耐圧検査をパスした半導体チップ１１のみを選別して、半導体チップ１１の組立工程が行われる。

しかしながら、出力端子Ｐ１〜Ｐｍが数百本〜数千本というように非常に多い場合には、測定器のプローブ針の本数が不足したり、測定時間が長くなる等の問題があった。

本発明は、上述の課題に鑑みてなされたものであり、ソースに正の電圧が印加されるＰチャネル型ＭＯＳトランジスタからなる複数の出力トランジスタと、前記出力トランジスタのスイッチングを制御するスイッチング制御回路と、前記複数の出力トランジスタの各ドレインにそれぞれ接続された複数の出力端子と、前記複数の出力トランジスタの各ドレインにそれぞれアノードが接続された複数の整流素子と、前記複数の整流素子のカソードに共通に接続された制御端子と、を備えることを特徴とする。

本発明の駆動回路によれば、複数の出力トランジスタのドレインに共通接続された制御端子を用いることにより、プローブ針を用いた測定を行うことなく、出力トランジスタＴ１〜Ｔｍの耐圧特性を一括して検査することができる。

また、前記制御端子に所定電圧を印加することにより、駆動回路の起動時等において、出力トランジスタＴ１〜Ｔｍのドレインの電圧を初期設定することもできる。

更に、前記制御端子に電圧を印加してリーク電流を測定することにより、駆動回路の内部配線のショート検査を行うこともできる。

本発明の第１の実施形態による駆動回路の構成を示す図である。本発明の第２の実施形態による駆動回路の構成を示す図である。本発明の第２の実施形態による駆動回路の部分断面図である。従来例による駆動回路の構成を示す図である。

［第１の実施形態］
本発明の第１の実施形態を図１に基づいて説明する。図示のように、駆動回路１は、半導体チップ２上に、高耐圧のＰチャネル型ＭＯＳトランジスタからなる出力トランジスタＴ１〜Ｔｍ、スイッチング制御回路ＳＣＬ１〜ＳＣＬｍ、金属パッドからなる出力端子Ｐ１〜Ｐｍ、ダイオードＤＯ１〜ＤＯｍ（「整流素子」の一例）及び制御端子ＰＸを含んで構成される。

出力トランジスタＴ１〜Ｔｍのソースｓ１〜ｓｍには、正の電源電圧ＶＤＤ（＋５Ｖ）が印加される。出力トランジスタＴ１〜Ｔｍのゲートｇ１〜ｇｍには、電源電圧ＶＤＤが供給されたスイッチング制御回路ＳＣＬ１〜ＳＣＬｍからのスイッチング制御信号がそれぞれ印加され、出力トランジスタＴ１〜Ｔｍのオンオフが制御されるように構成されている。つまり、スイッチング制御回路ＳＣＬｘのスイッチング制御信号がＨレベル（＝ＶＤＤ）の場合は、対応する出力トランジスタＴｘはオフし、スイッチング制御回路ＳＣＬｘのスイッチング制御信号がＬレベル（＝０Ｖ）の場合は、対応する出力トランジスタＴｘはオンする。

この場合、スイッチング制御回路ＳＣＬ１〜ＳＣＬｍは、データを保持する保持回路（例えば、１ビットのスタテック型メモリ）で構成され、この例では、蛍光表示管ＶＦＤ１〜ＶＦＤｍの点灯を制御するための表示データを保持する。出力トランジスタＴ１〜Ｔｍのドレインｄ１〜ｄｍは、それぞれ出力端子Ｐ１〜Ｐｍに接続されている。

そして、出力端子Ｐ１〜Ｐｍは、それぞれ半導体チップ２の外部に設けられた蛍光表示管ＶＦＤ１〜ＶＦＤｍのアノードに接続される。蛍光表示管ＶＦＤ１〜ＶＦＤｍのカソードには負の高電圧ＶＰＰ（例えば、−８０Ｖ）が印加される。

ダイオードＤＯ１〜ＤＯｍは、ソースとゲートが共通接続された高耐圧のＰチャネル型ＭＯＳトランジスタからなる。この場合、ドレインがアノード、ソースがカソードになる。ダイオードＤＯ１〜ＤＯｍのアノードは、それぞれ対応する出力端子Ｐ１〜Ｐｍのドレインｄ１〜ｄｍに接続される。ダイオードＤＯ１〜ＤＯｍのカソードは、配線３を介して、制御端子ＰＸに共通接続されている。

このように、ダイオードＤＯ１〜ＤＯｍを設けることにより、出力端子Ｐ１〜Ｐｍの間のショートを防止することができる。ダイオードＤＯ１〜ＤＯｍを高耐圧のＰチャネル型ＭＯＳトランジスタで形成しているのは、出力端子Ｐ１〜Ｐｍのドレインｄ１〜ｄｍとダイオードＤＯ１〜ＤＯｍのアノードに負の高電圧ＶＰＰが印加された時、つまり、ダイオードＤＯ１〜ＤＯｍが逆方向バイアスされた時に、ブレークダウンが発生するのを防止するためである。

制御端子ＰＸは、電圧印加回路４に接続され、電圧印加回路４から電圧が印加されるように構成されている。電圧印加回路４は、半導体チップ２の外部又は内部に設けられる。

本実施形態による駆動回路１によれば、制御端子ＰＸを用いることにより、出力トランジスタＴ１〜Ｔｍの耐圧特性を一括して検査することができる。即ち、電源電圧ＶＤＤが供給された状態で、スイッチング制御回路ＳＣＬ１〜ＳＣＬｍにより、全ての出力トランジスタＴ１〜Ｔｍをオフに設定し、電圧印加回路４により制御端子ＰＸに負の高電圧ＶＰＰを印加する。

この場合、出力トランジスタＴ１〜Ｔｍに接続されたダイオードＤＯ１〜ＤＯｍは順方向バイアスされ、出力トランジスタＴ１〜Ｔｍのドレインｄ１〜ｄｍに負の高電圧ＶＰＰが印加されることになる。但し、ダイオードＤＯ１〜ＤＯｍの順方向電圧（＝Ｐチャネル型ＭＯＳトランジスタのしきい値）を無視した場合である。すると、出力トランジスタＴ１〜Ｔｍのソースｓ１〜ｓｍには電源電圧ＶＤＤが印加されているので、出力トランジスタＴ１〜Ｔｍが正常であればソース・ドレイン間にはＶＤＤ＋ＶＰＰという電位差が生じる。

そして、電源電圧ＶＤＤ印加端子（不図示）から出力トランジスタＴ１〜Ｔｍを通して制御端子ＰＸに流れるリーク電流を半導体チップ２の外部に設けられた電流計により測定する。

測定されたリーク電流が判定基準値より大きければ、その駆動回路１は不良品と判定される。この場合、出力トランジスタＴ１〜Ｔｍのいずれかが、高電圧ＶＰＰの印加によるストレスにより破壊または劣化したか、もしくは、ウエハー工程等で何らかの工程異常があったことが考えられる。一方、測定されたリーク電流が判定基準値より小さければ、その駆動回路１は良品と判定される。

したがって、本実施形態による駆動回路１によれば、ウエハー完成段階での耐圧検査において、出力端子Ｐ１〜Ｐｍにプローブ針を接触させる測定を行うことなく、出力トランジスタＴ１〜Ｔｍの耐圧特性を一括して検査することができる。これは、出力端子Ｐ１〜Ｐｍが数百本〜数千本というように非常に多い場合に有効である。そのような場合は、測定器のプローブ針の本数が不足したり、測定時間が長くなる等の問題があるからである。

なお、この耐圧検査は、出力トランジスタＴ１〜Ｔｍの耐圧検査だけでなく、制御端子ＰＸが接続されている配線３とそれに隣接した駆動回路１の内部配線との間のショート検査を兼ねることになる。例えば、配線３と前記内部配線の間に異物があれば、制御端子ＰＸに高電圧ＶＰＰを印加することにより、両者の間に電流が流れ、それが測定可能だからである。

通常動作時については以下の通りである。この場合、電源電圧ＶＤＤが供給されており、出力トランジスタＴ１〜Ｔｍ、スイッチング制御回路ＳＣＬ１〜ＳＣＬｍ、電圧印加回路４は動作状態となっている。制御端子ＰＸは、電圧印加回路４により電源電圧ＶＤＤに設定される。

例えば、出力トランジスタＴ１がオン状態とすると、出力端子Ｐ１を介して蛍光表示管ＶＦＤ１のアノードに電源電圧ＶＤＤが印加されるので、蛍光表示管ＶＦＤ１に熱電子が流れ、蛍光表示管ＶＦＤ１は点灯する。一方、出力トランジスタＴ２がオフ状態であるとすると、蛍光表示管ＶＦＤ１のアノードの電圧はＶＰＰになり、蛍光表示管ＶＦＤ１には熱電子は流れないので、蛍光表示管ＶＦＤ１は消灯する。

この場合、出力トランジスタＴ１に接続されたダイオードＤＯ１のアノードとカソードの電圧はいずれもＶＤＤであり、出力トランジスタＴ２に接続されたダイオードＤＯ２は、逆方向バイアスされるので、出力トランジスタＴ１、Ｔ２の間のショートが防止される。つまり、ダイオードＤＯ１〜ＤＯｍを設け、制御端子ＰＸの電圧をＶＤＤに設定することにより、出力トランジスタＴ１〜Ｔｍを電気的に分離して、正常な動作を可能にしている。

また、制御端子ＰＸは駆動回路１の起動時等において、出力トランジスタＴ１〜Ｔｍのドレインｄ１〜ｄｍの電圧を初期設定するために利用することができる。例えば、駆動回路１の起動時（電源電圧ＶＤＤ、高電圧ＶＰＰの投入時）においては、出力トランジスタＴ１〜Ｔｍのドレインｄ１〜ｄｍの電圧、つまり、出力端子Ｐ１〜Ｐｍの電圧は不定になっている。

すると、駆動回路１の起動時に、蛍光表示管ＶＦＤ１〜ＶＦＤｍのアノード・カソード間に電位差が発生する場合があり、蛍光表示管ＶＦＤ１〜ＶＦＤｍが瞬間的に点灯するという不具合が生じる。そこで、駆動回路１の起動時等において、電圧印加回路４により、制御端子ＰＸに高電圧ＶＰＰを印加することにより、蛍光表示管ＶＦＤ１〜ＶＦＤｍのアノード・カソード間に電位差を無くし、蛍光表示管ＶＦＤ１〜ＶＦＤｍの不要な点灯を防止することができる。

［第２の実施形態］
次に、本発明の第２の実施形態による駆動回路１を図２、図３に基づいて説明する。本実施形態においては、図２は、駆動回路１の回路構成とその平面的な配置関係も示している。図示のように、出力トランジスタＴ１〜Ｔｍ、ダイオードＤＯ１〜ＤＯｍ、
スイッチング制御回路ＳＣＬ１〜ＳＣＬｍは、対応する出力端子Ｐ１〜Ｐｍの下方に重畳して配置されている。

その他の構成は、第１の実施形態と同じであり、出力トランジスタＴ１〜Ｔｍのドレインｄ１〜ｄｍは、対応する出力端子Ｐ１〜Ｐｍに接続されている。このように、出力トランジスタＴ１〜Ｔｍ等が、出力端子Ｐ１〜Ｐｍの下方に重畳して配置されている場合には、ウエハー完成段階での耐圧検査において、出力端子Ｐ１〜Ｐｍにプローブ針を接触させる測定を行うと、プローブ針の接触時の機械的衝撃により、出力トランジスタＴ１〜Ｔｍ等が破壊されたり、電気的特性が劣化したりするおそれがある。

そのため、上述のように制御端子ＰＸを用いて、出力トランジスタＴ１〜Ｔｍの耐圧特性を一括して検査する方法は、本実施形態の場合に特に有効である。

この場合、出力トランジスタＴ１〜Ｔｍ、ダイオードＤＯ１〜ＤＯｍ、スイッチング制御回路ＳＣＬ１〜ＳＣＬｍの中の全部または一部が出力端子Ｐ１〜Ｐｍの下方に重畳して配置されている場合を含む。例えば、出力トランジスタＴ１〜Ｔｍだけが、出力端子Ｐ１〜Ｐｍの下方に重畳して配置されている場合にも有効であり、出力トランジスタＴ１〜Ｔｍが部分的に出力端子Ｐ１〜Ｐｍの下方に重畳して配置されている場合にも有効である。

図３は、出力トランジスタＴ１の断面図である。出力トランジスタＴ１は、Ｎ型半導体基板５０上に形成され、層間絶縁膜５１を介して、出力端子Ｐ１によってカバーされている。出力トランジスタＴ１のドレインｄ１は、層間絶縁膜５１に形成されたコンタクトホール５２を介して、その上方の出力端子Ｐ１に接続されている。なお、出力トランジスタＴ１は、Ｐ型半導体基板の表面に形成されたＮ型ウエル上に形成されてもよい。

また、駆動回路１、蛍光表示管ＶＦＤ１〜ＶＦＤｍを含めた表示装置の実装面積を小さくするために、蛍光表示管ＶＦＤ１〜ＶＦＤｍを対応する出力端子Ｐ１〜Ｐｍ上に配置しても良い。

なお、上述の各実施形態においては、駆動回路１は蛍光表示管ＶＦＤ１〜ＶＦＤｍを駆動するものであるが、本発明の駆動回路１は、これに限られず、高電圧を必要とする他の表示素子を駆動するために用いることもできる。

Ｔ１〜Ｔｍ出力トランジスタ
Ｐ１〜Ｐｍ出力端子
ＶＦＤ１〜ＶＦＤｍ蛍光表示管
ＤＯ１〜Ｄｏｍダイオード
ＳＣＬ１〜ＳＣＬｍスイッチング制御回路
ＰＸ制御端子
１駆動回路２半導体チップ３配線
４電圧印加回路５０Ｎ型半導体基板５１層間絶縁膜
５２コンタクトホール

Claims

ソースに正の電圧が印加されるＰチャネル型ＭＯＳトランジスタからなる複数の出力トランジスタと、
前記出力トランジスタのスイッチングを制御するスイッチング制御回路と、
前記複数の出力トランジスタの各ドレインにそれぞれ接続された複数の出力端子と、
前記複数の出力トランジスタの各ドレインにそれぞれアノードが接続された複数の整流素子と、
前記複数の整流素子のカソードに共通に接続された制御端子と、を備えることを特徴とする駆動回路。
前記整流素子は、ソースとゲートが共通接続されたＰチャネル型ＭＯＳトランジスタからなることを特徴とする請求項１に記載の駆動回路。
前記出力トランジスタ及び前記スイッチング制御回路の一部又は全部が、前記出力端子の下方に重畳して配置されたことを特徴とする請求項１又は請求項２に記載の駆動回路。
電圧印加回路を備え、前記スイッチング制御回路により前記複数の出力トランジスタをオフに設定した状態で、前記電圧印加回路により、前記制御端子に負の電圧を印加して、前記制御端子を用いて前記複数の出力トランジスタのリーク電流を測定することを特徴とする請求項１乃至請求項３のいずれかに記載の駆動回路。
電圧印加回路を備え、前記電圧印加回路により前記制御端子に所定電圧を印加することにより、前記複数の出力トランジスタのドレインの電圧を初期設定することを特徴とする請求項１乃至請求項３のいずれかに記載の駆動回路。
前記複数の出力端子にそれぞれ、蛍光表示管が接続されることを特徴とする請求項１乃至請求項５のいずれかに記載の駆動回路。