KR20200113089A

KR20200113089A - 표시 패널 및 표시 패널의 검사 방법

Info

Publication number: KR20200113089A
Application number: KR1020190032503A
Authority: KR
Inventors: 김현준; 정준기; 김경배; 정경훈; 채종철
Original assignee: 삼성디스플레이 주식회사
Priority date: 2019-03-21
Filing date: 2019-03-21
Publication date: 2020-10-06

Abstract

표시 패널의 검사 방법은, 제1 전원선, 제2 전원선, 제3 전원선, 데이터선, 복수의 주사선들, 발광제어선, 및 테스트선에 연결되는 화소를 포함하는 표시 패널에 대해 수행된다. 검사 방법은, 제1 전원선 및 제2 전원선에 제1 전원전압 및 제2 전원전압을 각각 인가한다. 검사 방법은, 제3 전원선에 턴온 전압 레벨의 테스트 전압을 인가한다. 검사 방법은, 주사 구동부에 턴온 전압 레벨의 개시 신호 및 턴온 전압 레벨의 발광 개시 신호를 인가한다. 검사 방법은, 화소에 포함된 발광 소자의 제1 화소 전극 및 제2 화소 전극 사이에 연결된 테스트 트랜지스터에 테스트선을 통해 턴온 전압 레벨의 게이트 신호를 인가한다. 검사 방법은, 데이터선을 통해 출력되는 센싱 전압을 측정한다. 검사 방법은, 센싱 전압의 전압 레벨에 기초하여 화소의 불량을 판단한다. 여기서, 주사 구동부는 개시 신호에 대응하는 주사 신호를 주사선들에 순차적으로 제공하며, 발광 개시 신호에 대응하는 발광 제어 신호를 발광제어선에 제공한다.

Description

표시 패널 및 표시 패널의 검사 방법{DISPLAY PANEL AND METHOD OF TESTING DISPLAY PANEL}

본 발명은 표시 패널 및 표시 패널의 검사 방법에 관한 것이다.

표시 장치는 외부에서 인가되는 제어 신호들을 이용하여 표시 패널에 영상을 표시한다.

표시 장치는 복수의 화소들을 포함한다. 화소들 각각은 주사선, 데이터선 및 전원선으로 이루어진 배선부, 배선부에 연결된 스위칭 트랜지스터, 스위칭 트랜지스터에 연결된 발광 소자 및 커패시터를 포함한다. 스위칭 트랜지스터는 배선부를 통해 제공되는 신호에 응답하여 턴온되며, 발광 소자로 구동 전류가 흐르게 된다.

화소 내 스위칭 트랜지스터에 결함이 있는 경우, 화소는 오동작하게 된다.

본 발명의 일 목적은 화소의 결함을 검사할 수 있는 표시 패널, 표시 패널의 검사 방법을 제공하는 것이다.

본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 패널의 검사 방법은, 제1 전원선, 제2 전원선, 제3 전원선, 데이터선, 복수의 주사선들, 발광제어선, 및 테스트선에 연결되는 화소를 포함하는 표시 패널에 대해 수행된다. 상기 표시 패널의 검사 방법은, 상기 제1 전원선 및 상기 제2 전원선에 제1 전원전압 및 제2 전원전압을 각각 인가하는 단계; 상기 제3 전원선에 턴온 전압 레벨의 테스트 전압을 인가하는 단계; 주사 구동부에 턴온 전압 레벨의 개시 신호 및 턴온 전압 레벨의 발광 개시 신호를 인가하는 단계; 상기 화소에 포함된 발광 소자의 제1 화소 전극 및 제2 화소 전극 사이에 연결된 테스트 트랜지스터에 상기 테스트선을 통해 턴온 전압 레벨의 게이트 신호를 인가하는 단계; 상기 데이터선을 통해 출력되는 센싱 전압을 측정하는 단계; 및 상기 센싱 전압의 전압 레벨에 기초하여 상기 화소의 불량을 판단하는 단계를 포함하고, 상기 주사 구동부는 상기 개시 신호에 대응하는 주사 신호를 상기 주사선들에 순차적으로 제공하며, 상기 발광 개시 신호에 대응하는 발광 제어 신호를 상기 발광제어선에 제공한다.

일 실시예에 의하면, 상기 화소는, 제1 노드에 연결되는 제1 전극, 제2 노드에 연결되는 제2 전극, 및 제3 노드에 연결되는 게이트 전극을 포함하는 제1 트랜지스터; 상기 데이터선에 연결되는 제1 전극, 상기 제1 노드에 연결되는 제2 전극, 및 제1 주사선에 연결되는 게이트 전극을 포함하는 제2 트랜지스터; 상기 제2 노드에 연결되는 제1 전극, 상기 제3 노드에 연결되는 제2 전극, 및 상기 제1 주사선에 연결되는 게이트 전극을 포함하는 제3 트랜지스터; 상기 제3 전원선에 연결되는 제1 전극, 상기 제3 노드에 연결되는 제2 전극, 및 제2 주사선에 연결되는 게이트 전극을 포함하는 제4 트랜지스터; 상기 제1 전원선에 연결되는 제1 전극, 상기 제1 노드에 연결되는 제2 전극, 및 상기 발광제어선에 연결되는 게이트 전극을 포함하는 제5 트랜지스터; 상기 제2 노드에 연결되는 제1 전극, 제4 노드에 연결되는 제2 전극, 및 상기 발광제어선에 연결되는 게이트 전극을 포함하는 제6 트랜지스터; 상기 제3 전원선에 연결되는 제1 전극, 상기 제4 노드에 연결되는 제2 전극, 및 제3 주사선에 연결되는 게이트 전극을 포함하는 제7 트랜지스터; 및 상기 제1 전원선 및 상기 제3 노드 사이에 연결되는 커패시터를 더 포함하고, 상기 발광 소자는 상기 제4 노드 및 상기 제2 전원선 사이에 연결될 수 있다.

일 실시예에 의하면, 상기 주사 신호는 상기 제2 주사선, 상기 제1 주사선, 및 상기 제3 주사선에 순차적으로 제공될 수 있다.

일 실시예에 의하면, 상기 주사 신호는 하나의 프레임 기간 동안 하나의 펄스를 포함할 수 있다.

일 실시예에 의하면, 제1 구간에서 턴온 전압 레벨의 주사 신호가 상기 제2 주사선에 인가되며, 제2 구간에서 턴온 전압 레벨의 주사 신호가 상기 제1 주사선에 인가되고, 턴온 전압 레벨의 발광 제어 신호가 상기 발광제어선에 인가되며, 턴온 전압 레벨의 게이트 신호가 상기 테스트선에 인가될 수 있다.

일 실시예에 의하면, 상기 제2 구간에서, 상기 제5 트랜지스터, 상기 제1 트랜지스터, 상기 제6 트랜지스터 및 상기 테스트 트랜지스터가 턴온될 수 있다.

일 실시예에 의하면, 상기 센싱 전압은 상기 제1 트랜지스터의 턴온 저항, 상기 제6 트랜지스터의 턴온 저항, 및 상기 테스트 트랜지스터의 턴온 저항에 각각 비례하고, 상기 제5 트랜지스터의 턴온 저항에 반비례할 수 있다.

일 실시예에 의하면, 상기 화소의 불량을 판단하는 단계는, 상기 센싱 전압의 전압 레벨이 기준 전압 레벨 이하인 경우 상기 제6 트랜지스터가 불량인 것으로 판단할 수 있다.

일 실시예에 의하면, 상기 표시 패널의 검사 방법은, 상기 제1 전원전압 및 상기 제2 전원전압을 인가하기 이전에, 상기 제3 전원선에 턴온 전압 레벨의 테스트 전압을 인가하는 단계; 상기 주사 구동부에 턴온 전압 레벨의 개시 신호 및 턴오프 전압 레벨의 발광 개시 신호를 인가하는 단계; 상기 데이터선을 통해 출력되는 제2 센싱 전압을 측정하는 단계; 및 상기 제2 센싱 전압에 기초하여 상기 제1 내지 제4 트랜지스터들의 불량을 판단하는 단계를 더 포함할 수 있다.

일 실시예에 의하면, 상기 제1 전원전압 및 상기 제2 전원전압을 인가하기 단계는, 상기 제1 전원전압을 상기 제1 전원선에 인가하는 단계; 상기 제3 전원선에 턴오프 전압 레벨의 테스트 전압을 인가하는 단계; 상기 주사 구동부에 턴온 전압 레벨의 개시 신호 및 턴온 전압 레벨의 발광 개시 신호를 인가하는 단계; 상기 데이터선을 통해 출력되는 제3 센싱 전압을 측정하는 단계; 및 상기 제3 센싱 전압에 기초하여 상기 제5 트랜지스터의 불량을 판단하는 단계를 포함할 수 있다.

본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 패널의 검사 방법은, 제1 전원선, 제2 전원선, 제3 전원선, 데이터선, 복수의 주사선들, 발광제어선, 및 테스트선에 연결되는 화소를 포함하는 표시 패널에 대해 수행된다. 상기 표시 패널의 검사 방법은, 상기 제1 전원선에 제1 전원전압을 인가하는 단계; 상기 제2 전원선에 턴온 전압 레벨의 테스트 전압을 인가하는 단계; 상기 화소에 포함된 발광 소자의 제1 화소 전극 및 제2 화소 전극 사이에 연결된 테스트 트랜지스터에 상기 테스트선을 통해 턴온 전압 레벨의 게이트 신호를 인가하는 단계; 주사 구동부에 턴온 전압 레벨의 개시 신호 및 턴온 전압 레벨의 발광 개시 신호를 인가하는 단계; 상기 데이터선을 통해 출력되는 센싱 전압을 측정하는 단계; 및 상기 센싱 전압의 전압 레벨에 기초하여 상기 화소의 불량을 판단하는 단계를 포함하고, 상기 주사 구동부는 상기 개시 신호에 대응하는 주사 신호를 상기 주사선들에 순차적으로 제공하며, 상기 발광 개시 신호에 대응하는 발광 제어 신호를 상기 발광제어선에 제공한다.

일 실시예에 의하면, 상기 주사 신호는 하나의 프레임 기간 동안 2개의 펄스들을 포함할 수 있다.

일 실시예에 의하면, 상기 게이트 신호는 하나의 프레임 기간 동안 2개의 펄스들 사이의 구간에서 하나의 펄스를 포함할 수 있다.

일 실시예에 의하면, 제1 구간에서 턴온 전압 레벨의 주사 신호가 상기 제2 주사선 및 상기 제3 주사선에 인가되며, 상기 턴온 전압 레벨의 게이트 신호가 상기 테스트선에 인가되고, 제2 구간에서 턴온 전압 레벨의 주사 신호가 상기 제1 주사선에 인가될 수 있다.

일 실시예에 의하면, 상기 화소의 불량을 판단하는 단계는, 상기 센싱 전압의 전압 레벨이 기준 전압 레벨 이하인 경우 상기 제7 트랜지스터가 불량인 것으로 판단할 수 있다.

일 실시예에 의하면, 상기 표시 패널의 검사 방법은, 상기 제1 전원전압을 인가하기 이전에, 상기 제3 전원선에 턴온 전압 레벨의 테스트 전압을 인가하는 단계; 상기 주사 구동부에 턴온 전압 레벨의 개시 신호 및 턴오프 전압 레벨의 발광 개시 신호를 인가하는 단계; 상기 데이터선을 통해 출력되는 제2 센싱 전압을 측정하는 단계; 및 상기 제2 센싱 전압에 기초하여 상기 제1 내지 제4 트랜지스터들의 불량을 판단하는 단계를 더 포함할 수 있다.

본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 패널은, 제1 내지 제4 주사선들, 데이터선, 발광제어선, 제3 전원선, 제1 전원선, 제2 전원선, 및 화소를 포함하고, 상기 화소는, 제1 노드에 연결되는 제1 전극, 제2 노드에 연결되는 제2 전극, 및 제3 노드에 연결되는 게이트 전극을 포함하는 제1 트랜지스터; 상기 데이터선에 연결되는 제1 전극, 상기 제1 노드에 연결되는 제2 전극, 및 제1 주사선에 연결되는 게이트 전극을 포함하는 제2 트랜지스터; 상기 제2 노드에 연결되는 제1 전극, 상기 제3 노드에 연결되는 제2 전극, 및 상기 제1 주사선에 연결되는 게이트 전극을 포함하는 제3 트랜지스터; 상기 제3 전원선에 연결되는 제1 전극, 상기 제3 노드에 연결되는 제2 전극, 및 제2 주사선에 연결되는 게이트 전극을 포함하는 제4 트랜지스터; 상기 제1 전원선에 연결되는 제1 전극, 상기 제1 노드에 연결되는 제2 전극, 및 상기 발광제어선에 연결되는 게이트 전극을 포함하는 제5 트랜지스터; 상기 제2 노드에 연결되는 제1 전극, 제4 노드에 연결되는 제2 전극, 및 상기 발광제어선에 연결되는 게이트 전극을 포함하는 제6 트랜지스터; 상기 제3 전원선에 연결되는 제1 전극, 상기 제4 노드에 연결되는 제2 전극, 및 제3 주사선에 연결되는 게이트 전극을 포함하는 제7 트랜지스터; 상기 제4 노드에 연결되는 제1 전극, 상기 제2 전원선에 연결되는 제2 전극, 및 상기 제4 주사선에 연결되는 게이트 전극을 포함하는 제8 트랜지스터; 상기 제1 전원선 및 상기 제3 노드 사이에 연결되는 스토리지 커패시터; 및 상기 제4 노드 및 상기 제2 전원선 사이에 연결되는 발광 소자를 포함한다.

일 실시예에 의하면, 상기 표시 패널은, 베이스층; 베이스층 상에 배치되는 화소 회로층; 및 상기 화소 회로층 상에 배치되는 표시 소자층을 포함하고, 상기 화소 회로층은 상기 제1 내지 제8 트랜지스터들 및 상기 커패시터를 포함하며, 상기 표시 소자층은 상기 발광 소자를 포함하되, 상기 발광 소자의 애노드 전극 및 캐소드 전극은 화소 회로층 상의 동일한 층에 배치될 수 있다.

일 실시예에 의하면, 상기 화소 회로층은 상기 베이스층 상에 순차 적층된 제1 절연층, 제2 절연층, 제3 절연층, 제4 절연층, 및 제5 절연층을 포함하며, 상기 제1 트랜지스터의 반도체 패턴은 상기 베이스층 및 상기 제1 절연층 사이에 배치되고, 상기 제1 트랜지스터의 게이트 전극 및 상기 스토리지 커패시터의 제1 전극은 상기 제1 절연층 및 상기 제2 절연층 사이에 배치되되, 상기 게이트 전극은 상기 반도체 패턴과 중첩하며, 상기 스토리지 커패시터의 제2 전극은 상기 제2 절연층 및 상기 제3 절연층 사이에 배치되되, 상기 스토리지 커패시터의 제1 전극과 중첩하고, 상기 제1 트랜지스터의 제1 전극 및 상기 제2 트랜지스터의 제2 전극은 상기 제3 절연층 및 상기 제4 절연층 사이에 배치되며, 상기 제2 전원선은 상기 제4 절연층 및 상기 제5 절연층 사이에 배치되고, 상기 제1 전원선은 상기 제5 절연층 상에 배치될 수 있다.

일 실시예에 의하면, 상기 제1 트랜지스터의 제2 전극은, 상기 제4 절연층 및 상기 제5 절연층 사이에 개재된 브릿지 패턴을 통해 상기 발광 소자의 상기 애노드 전극에 연결되고, 상기 발광 소자의 캐소드 전극은 상기 제2 전원선과 동일한 층에 배치되어, 상기 제2 전원선에 연결될 수 있다.

일 실시예에 의하면, 상기 표시 패널은, 상기 발광 소자에 병렬 연결된 커패시터를 더 포함하고, 상기 브릿지 패턴은 상기 제2 전원선과 부분적으로 중첩하여 상기 커패시터를 형성할 수 있다.

본 발명의 실시예들에 따른 표시 패널 및 표시 패널의 검사 방법은, 발광 소자에 병렬 연결되는 트랜지스터를 포함함으로써, 화소 회로 전반의 결함을 검사할 수 있다.

도 1a 및 도 1b는 본 발명의 일 실시예에 따른 표시 장치를 나타내는 도면이다.
도 2는 도 1a의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이다.
도 3은 도 2의 화소의 일 예를 나타내는 단면도이다.
도 4는 도 2의 화소에서 측정된 신호들의 일 예를 나타내는 파형도이다.
도 5는 도 4의 신호들에 따른 화소의 동작을 설명하는 도면이다.
도 6은 도 2의 화소에서 측정된 신호들의 일 예를 나타내는 파형도이다.
도 7은 도 6의 신호들에 따른 화소의 동작을 설명하는 도면이다.
도 8a 및 도 8b는 도 2의 화소에서 측정된 신호들의 일 예를 나타내는 파형도이다.
도 9는 도 8a의 신호들에 따른 화소의 동작을 설명하는 도면이다.
도 10a 및 도 10b는 도 2의 화소에서 측정된 신호들의 일 예를 나타내는 파형도이다.
도 11은 도 10a의 신호들에 따른 화소의 동작을 설명하는 도면이다.

이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시 예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예들에 한정되지 않는다.

본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 따라서 앞서 설명한 참조 부호는 다른 도면에서도 사용할 수 있다.

도 1a 및 도 1b는 본 발명의 일 실시예에 따른 표시 장치를 나타내는 도면이다.

도 1a 및 1b를 참조하면, 표시 장치(10)는 표시 패널(100), 타이밍 제어부(200), 데이터 구동부(300), 및 주사 구동부(400)를 포함할 수 있다.

표시 패널(100)은 영상이 표시되는 표시 영역(DA) 및 이를 제외한 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 일측에 배치되거나, 표시 영역(DA)을 에워쌀 수 있으나, 이에 제한되는 것은 아니다.

표시 패널(100)은 신호 배선들 및 화소(PX)를 포함할 수 잇다. 여기서, 신호 배선들은 데이터선들(DL1 내지 DLm, 단, m은 양의 정수), 주사선들(SL1 내지 SLn, 단, n는 양의 정수), 발광제어선들(EL1 내지 ELn), 및 테스트선들(TL1 내지 TLn)을 포함할 수 있다. 화소(PX)는 표시 영역(DA)에 배치되되, 데이터선들(DL1 내지 DLm), 주사선들(SL1 내지 SLn) 및 발광제어선들(EL1 내지 ELn)에 의해 구획된 영역에 배치될 수 있다. 화소(PX)는 데이터선들(DL1 내지 DLm), 주사선들(SL1 내지 SLn), 발광제어선들(EL1 내지 ELn) 및 테스트선들(TL1 내지 TLN)에 전기적으로 연결될 수 있다.

예를 들어, 제1 행 및 제1 열에 위치하는 화소(PX)는 제1 데이터선(DL1), 제1 주사선(SL1), 제1 발광제어선(EL1) 및 제1 테스트선(TL1)에 연결될 수 있다. 다른 예를 들어, 제n 행 및 제m 열에 위치하는 화소(PX)는 제m 데이터선(DLm), 제n 주사선(SLn), 제n 발광제어선(ELn) 및 제n 테스트선(TLn)에 연결될 수 있다. 다만, 화소(PX)가 이에 제한되는 것은 아니며, 예를 들어, 화소(PX)는 인접한 행들에 대응하는 주사선들(예를 들어, 화소(PX)가 포함된 행의 이전 행에 대응하는 주사선 및 이후 행에 대응하는 주사선)과 전기적으로 연결될 수 있다. 또한, 도시되지 않았으나, 화소(PX)는 전원 배선들, 예를 들어, 제1 전원선, 제2 전원선 및 초기화 전원선과 전기적으로 연결되어, 제1 전원전압(VDD), 제2 전원전압(VSS) 및 초기화 전압(VINT)을 수신할 수 있다. 여기서, 제1 전원전압(VDD), 제2 전원전압(VSS)은 화소(PX)의 구동에 필요한 전압들이며, 초기화 전압(VINT)은 화소(PX)(또는, 내부 구성요소들)을 초기화하는데 이용되는 전압일 수 있다. 한편, 제1 전원전압(VDD), 제2 전원전압(VSS) 및 초기화 전압(VINT)은 별도의 전원공급부로부터 제공될 수 있다.

화소(PX)는 해당 주사선을 통해 제공되는 주사 신호 및 해당 발광제어선을 통해 제공되는 발광 제어 신호에 응답하여, 해당 데이터선을 통해 제공되는 데이터 신호에 대응하는 휘도로 발광할 수 있다. 화소(PX)의 구체적인 구성 및 동작에 대해서는 도 2를 참조하여 후술하기로 한다.

타이밍 제어부(200)는 외부(예를 들어, 그래픽 프로세서)로부터 입력 영상 데이터(예를 들어, RGB 데이터) 및 제어 신호를 수신하고, 제어 신호에 기초하여 주사 제어 신호(GCS) 및 데이터 제어 신호(DCS)를 생성할 수 있다. 여기서, 제어 신호(CS)는 클럭 신호, 수평 동기 신호, 데이터 인에이블 신호 등을 포함할 수 있다. 주사 제어 신호(GCS)는 주사 구동부(400)의 동작을 제어하는 신호이며, 개시 신호(또는, 주사 개시 신호), 클럭 신호들(또는, 주사 클럭 신호들) 등을 포함할 수 있다. 또한, 주사 제어 신호(GCS)는 발광 개시 신호, 발광 클럭 신호들 등을 더 포함할 수 있다. 데이터 제어 신호(DCS)는 데이터 구동부(300)의 동작을 제어하는 신호이며, 유효 데이터 신호의 출력을 지시하는 로드 신호(또는, 데이터 인에이블 신호) 등을 포함할 수 있다.

또한, 타이밍 제어부(200)는 입력 영상 데이터를 표시 패널(100)의 화소 배열에 부합하는 영상 데이터(D-RGB)로 변환하여 출력할 수 있다.

데이터 구동부(300)는 데이터 제어 신호(DCS) 및 영상 데이터(D-RGB)에 기초하여 데이터 신호를 생성하고, 데이터 신호를 데이터선들(DL1 내지 DLm)에 제공할 수 있다.

데이터 구동부(300)는 IC로 구현되고, 테이프 캐리어 패키지(tape carrier package, TCP) 형태로 표시 패널(100)과 연결되거나, 표시 패널(100)의 비표시 영역(NDA) 상에 형성될 수도 있다.

주사 구동부(400)는 주사 제어 신호(GCS)에 기초하여 주사 신호를 생성하고, 주사 신호를 주사선들(SL1 내지 SLn)에 제공할 수 있다. 예를 들어, 주사 구동부(400)는 클럭 신호들을 이용하여 개시 신호에 대응하는 주사 신호(예를 들어, 개시 신호와 동일하거나 유사한 파형을 가지는 주사 신호)를 순차적으로 생성 및 출력할 수 있다. 주사 구동부(400)는 시프트 레지스터(shift register)를 포함할 수 있다. 주사 구동부(400)는 표시 패널(100)의 비표시 역역(NDA) 상에 형성될 수 있으나, 이에 한정되는 것은 아니다. 주사 구동부(400)는 IC로 구현되어 테이프 캐리어 패키지 형태로 표시 패널(100)과 연결될 수도 있다.

또한, 주사 구동부(400)는 발광 제어 신호를 생성하고, 발광 제어 신호를 발광제어선들(EL1 내지 ELn)에 제공할 수 있다. 예를 들어, 주사 구동부(400)는 발광 클럭 신호들을 이용하여 발광 개시 신호에 대응하는 발광 제어 신호를 순차적으로 생성 및 출력할 수 있다.

실시예들에서, 주사 구동부(400)는 게이트 신호(또는, 테스트 제어 신호)를 생성하고, 게이트 신호를 테스트선들(TL1 내지 TLn)에 순차적으로 제공할 수 있다. 예를 들어, 주사 구동부(400)는 테스트 개시 신호에 대응하는 게이트 신호를 순차적으로 생성 및 출력할 수 있다.

한편, 도 1a에서 주사 구동부(400)가 발광 제어 신호를 생성하는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 주사 구동부(400)와 구분되는 별도의 발광 구동부가 표시 장치(10)에 포함되고, 발광 구동부에서 발광 제어 신호를 생성할 수도 있다.

또한, 도 1a에서 테스트선들(TL1 내지 TLn)은 주사 구동부(400)에 연결되는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 예를 들어, 도 1b에 도시된 바와 같이, 테스트선들(TL1 내지 TLn)은 상호 전기적으로 연결되고, 외부(예를 들어, 표시 패널(100)에 대한 검사시 이용되는 검사 장치)로부터 게이트 신호를 수신할 수도 있다. 게이트 신호에 따른 표시 패널(100)(또는, 화소(PX))의 동작에 대해서는 도 8 내지 도 11을 참조하여 후술하기로 한다.

도 2는 도 1a의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이다.

도 1a 및 도 2를 참조하면, 화소(PX)는 제1 내지 제8 트랜지스터들(M1 내지 M8), 스토리지 커패시터(CST), 및 발광 소자(LD)를 포함할 수 있다. 또한, 화소(PX)는 발광 커패시터(CLD)(또는, 커패시터)를 더 포함할 수 있다.

제1 내지 제8 트랜지스터들(M1 내지 M8)은 P형 트랜지스터(예를 들어, PMOS 트랜지스터)일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 제1 내지 제8 트랜지스터들(M1 내지 M8) 중 적어도 일부는 N형 트랜지스터(예를 들어, NMOS)로 구현될 수도 있다.

제1 트랜지스터(M1)(또는, 구동 트랜지스터)는 제1 노드(N1)에 전기적으로 연결되는 제1 전극, 제2 노드(N2)에 전기적으로 연결되는 제2 전극, 및 제3 노드(N3)에 전기적으로 연결되는 게이트 전극을 포함할 수 있다.

제2 트랜지스터(M2)(또는, 스위칭 트랜지스터)는 데이터선(DL)에 연결되는 제1 전극, 제1 노드(N1)에 연결되는 제2 전극, 및 제1 주사선(SLi, 단, i는 2 이상의 정수)에 연결되는 게이트 전극을 포함할 수 있다. 제2 트랜지스터(M2)는 제1 주사선(SLi)을 통해 제공되는 제1 주사 신호(GW[N])(단, N은 양의 정수)에 응답하여 턴온되고, 데이터선(DL)을 통해 제공되는 데이터 신호(VDATA)를 제1 노드(N1)로 전달할 수 있다. 예를 들어, 제1 주사 신호(GW[N])는 트랜지스터를 턴온시키는 턴-온 전압 레벨을 가지는 적어도 하나의 펄스를 포함하는 펄스 신호일 수 있다.

제3 트랜지스터(M3)는 제2 노드(N2)에 연결되는 제1 전극, 제3 노드(N3)에 연결되는 제2 전극, 및 제1 주사선(SLi)에 연결되는 게이트 전극을 포함할 수 있다. 제3 트랜지스터(M3)는 제1 주사 신호(GW[N])에 응답하여 턴온되고, 제1 노드(N1)로부터 제1 트랜지스터(M1)를 통해 전달된 데이터 신호(VDATA)를 제3 노드(N3)로 전달할 수 있다.

스토리지 커패시터(CST)는 제1 전원선(PL1) 및 제3 노드(N3) 사이에 연결될 수 있다. 여기서, 제1 전원선(PL1)에는 제1 전원전압(VDD)이 인가될 수 있다. 스토리지 커패시터(CST)는 제3 노드(N3)에 전달된 데이터 신호(VDATA)를 저장할 수 있다.

제4 트랜지스터(M4)는 제3 노드(N3)에 연결되는 제1 전극, 초기화 전원선(PL3)(또는, 제3 전원선)에 연결되는 제2 전극, 및 제2 주사선(SLi-1)(또는, 이전 주사선)에 연결되는 게이트 전극을 포함할 수 있다. 여기서, 제2 주사선(SLi-1)은 제1 주사선(SLi)에 인접하여 배치되는 주사선으로, 제1 주사선(SLi)보다 주사 신호를 먼저 수신하는 주사선일 수 있다. 제4 트랜지스터(M4)는 제2 주사선(SLi-1)을 통해 제공되는 제2 주사 신호(GI[N])에 응답하여 턴온되고, 초기화 전원선(PL3)을 통해 제공되는 초기화 전압(VINT)을 이용하여 제3 노드(N3)를 초기화할 수 있다. 즉, 제3 노드(N3)의 노드 전압(또는, 이전 프레임에서 스토리지 커패시터(CST)에 저장된 데이터 신호(VDATA))이 초기화 전압(VINT)으로 초기화될 수 있다.

제5 트랜지스터(M5)는 제1 전원선(PL1)에 연결되는 제1 전극, 제1 노드(N1)에 연결되는 제2 전극, 및 발광제어선(EL)에 연결되는 게이트 전극을 포함할 수 있다. 유사하게, 제6 트랜지스터(M6)는 제2 노드(N2)에 연결되는 제1 전극, 제4 노드(N4)에 연결되는 제2 전극, 및 발광제어선(EL)에 연결되는 게이트 전극을 포함할 수 있다. 제5 트랜지스터(M5) 및 제6 트랜지스터(M6)는 발광제어선(EL)을 통해 제공되는 발광 제어 신호(EM[N])에 응답하여 턴온되고, 제1 전원선(PL1) 및 제4 노드(N4) 사이에(또는, 제1 전원선(PL1) 및 제2 전원선(PL2) 사이에) 구동 전류의 이동 경로를 형성할 수 있다.

발광 소자(LD)(또는, 발광 다이오드)는 제4 노드(N4)에 연결되는 애노드 전극(또는, 제1 화소 전극)과, 제2 전원선(PL2)에 연결되는 캐소드 전극(또는, 제2 화소 전극)을 포함할 수 있다. 예를 들어, 발광 소자(LD)는 유기 발광 다이오드(organic light emitting diode) 또는 무기 발광 다이오드(inorganic light emitting diode)일 수 있다. 발광 소자(LD)는 구동 전류(또는, 구동 전류의 전류량)에 대응하는 휘도를 가지고 발광할 수 있다.

발광 커패시터(CLD)는 발광 소자(LD)에 병렬 연결되며, 제6 트랜지스터(M6) 등을 통해 제4 노드(N4)로 유입되는 누설 전류에 의해 발광 소자(LD)가 발광하는 것을 방지할 수 있다.

제7 트랜지스터(M7)는 제4 노드(N4)에 연결되는 제1 전극, 초기화 전원선(PL3)에 연결되는 제2 전극, 및 제3 주사선(SLi+1)(또는, 이후 주사선)에 연결되는 게이트 전극을 포함할 수 있다. 여기서, 제3 주사선(SLi+1)은 제1 주사선(SLi)에 인접하여 배치되는 주사선으로, 제1 주사선(SLi)보다 늦게 주사 신호를 수신하는 주사선일 수 있다. 제7 트랜지스터(M7)는 제3 주사 신호(GB[N])에 응답하여 제4 노드(N4)(또는, 발광 커패시터(CLD))를 초기화 할 수 있다.

제8 트랜지스터(M8)(또는, 테스트 트랜지스터)는 제4 노드(N4)에 연결되는 제1 전극, 제2 전원선에 연결되는 제2 전극, 및 테스트선(TL)(또는, 제4 주사선)에 연결되는 게이트 전극을 포함할 수 있다. 제8 트랜지스터(M8)는 테스트선(TL)을 통해 제공되는 게이트 신호(GT[N])에 응답하여, 발광 소자(LD)를 우회하는 전류 이동 경로를 형성할 수 있다. 제8 트랜지스터(M8)는, 표시 장치(10)의 정상 구동 중에는(즉, 검사가 종료된 이후, 표시 장치(10)가 정상적으로 영상을 표시하는 경우에는) 동작하지 않을 수 있다.

실시예들에서, 제8 트랜지스터(M8)는 제4 노드(N4)와 제2 전원선(PL2) 사이에 직렬 연결된 제1 및 제2 서브 트랜지스터들(M8-1, M8-2)을 포함할 수 있다. 제1 및 제2 서브 트랜지스터들(M8-1, M8-2)은 테스트선(TL)을 통해 제공되는 게이트 신호(GT[N])에 응답하여 턴 온/오프될 수 있다. 즉, 제8 트랜지스터(M8)는 듀얼 게이트 트랜지스터로 구현될 수 있다. 이 경우, 표시 장치(10)의 정상 구동 중에, 제8 트랜지스터(M8)를 통한 누설전류가 차단되거나 감소될 수 있다.

도 3은 도 2의 화소의 일 예를 나타내는 단면도이다. 도 2를 참조하여 설명한 제1 내지 제8 트랜지스터들(M1 내지 M8)은 상호 실질적으로 동일한 구조를 가지므로, 제1 내지 제8 트랜지스터들(M1 내지 M8)을 트랜지스터(TR)로 총칭하여 설명하기로 한다. 도 3에는 도 2를 참조하여 설명한 제1 트랜지스터(M1)에 대응하는 트랜지스터(TR), 스토리지 커패시터(CST) 및 발광 소자(LD)를 중심으로, 화소(PX)가 간략하게 도시되어 있다.

도 2 및 도 3을 참조하면, 화소(PX)는 베이스층(SUB)(또는, 기판), 화소 회로층(PCL) 및 표시 소자층(LDL)을 포함할 수 있다.

화소 회로층(PCL)은 베이스층(SUB) 상에 순차적으로 적층된 버퍼층(BFL), 제1, 제2 및 제3 절연층들(GI1, GI2, ILD) 및 제1 및 제2 비아층들(VIA1, VIA2)(또는, 제4 및 제5 절연층들)을 포함할 수 있다. 제1, 제2 및 제3 절연층들(GI1, GI2, ILD) 및 제1 및 제2 비아층들(VIA1, VIA2) 각각은 유기 절연 물질 및 무기 절연 물질 중 적어도 하나를 포함할 수 있다. 트랜지스터(TR)는 반도체층(SCL), 게이트 전극(GL), 제1 및 제2 트랜지스터 전극들(ET1, ET2)을 포함할 수 있다. 스토리지 커패시터(CST)는 제1 전극(ET1_C) 및 제2 전극(ET2_C)을 포함할 수 있다.

버퍼층(BFL)은 베이스층(SUB) 상에 배치되고, 회로 소자에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 버퍼층(BFL)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 및 실리콘 산질화물(SiON) 중 적어도 하나를 포함할 수 있다.

반도체층(SCL)은 버퍼층(BFL) 상에 배치될 수 있다. 반도체층(SCL)은 버퍼층(BFL) 및 제1 절연층(GI1) 사이에 배치될 수 있다. 반도체층(SCL)은 제1 트랜지스터 전극(ET1)에 접촉되는 제1 영역과, 제2 트랜지스터 전극(ET2)에 접촉되는 제2 영역과, 제1 및 제2 영역들의 사이에 위치된 채널 영역을 포함할 수 있다. 반도체층(SCL)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 반도체층(SCL)의 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서 진성 반도체일 수 있고, 반도체층(SCL)의 제1 및 제2 영역들은 각각 소정의 불순물이 도핑된 반도체 패턴일 수 있다.

제1 절연층(GI1) 상에 제1 도전층(GAT1)이 배치될 수 있다. 제1 도전층(GAT1)은 트랜지스터(TR)의 게이트 전극(GL) 및 스토리지 커패시터(CST)의 제1 전극(ET1_C)을 포함할 수 있다. 도 3에 도시된 바와 같이, 트랜지스터(TR)의 게이트 전극(GL) 및 스토리지 커패시터(CST)의 제1 전극(ET1_C)은 제1 절연층(GI1) 및 제2 절연층(GI2) 사이에 배치될 수 있다. 또한, 제1 도전층(GAT1)은 도 2를 참조하여 설명한 주사선들(SLi,SLi-1, Sli+1), 발광제어선(EL)을 더 포함할 수도 있다.

게이트 전극(GL)은 반도체층(SCL)의 적어도 일 영역과 중첩하여 배치될 수 있다. 또한, 제8 트랜지스터(M8)가 듀얼 게이트 트랜지스터로 구현되는 경우, 2개의 게이트 전극들이 상호 이격되어 배치될 수 있으며, 게이트 전극들은 반도체층(SCL)과 중첩할 수 있다.

제2 절연층(GI2) 상에 제2 도전층(GAT2)이 배치될 수 있다. 제2 도전층(GAT2)은 스토리지 커패시터(CST)의 제2 전극(ET2_C)을 포함할 수 있다. 도 3에 도시된 바와 같이, 스토리지 커패시터(CST)의 제2 전극(ET2_C)은 제2 절연층(GI2) 및 제3 절연층(ILD) 사이에 배치될 수 있다.

스토리지 커패시터(CST)의 제2 전극(ET2_C)은 스토리지 커패시터(CST)의 제1 전극(ET1_C)과 중첩하여 배치되고, 스토리지 커패시터(CST)의 제1 및 제2 전극들(ET1_C, ET2_C) 및 제2 절연층(GI2)은 스토리지 커패시터(CST)를 형성할 수 있다.

제3 절연층(ILD) 상에 제3 도전층(SD1)이 배치될 수 있다. 제3 도전층(SD1)은 트랜지스터(TR)의 제1 및 제2 트랜지스터 전극들(ET1, ET2)을 포함할 수 있다. 도 3에 도시된 바와 같이, 제1 및 제2 트랜지스터 전극들(ET1, ET2)은 제3 절연층(ILD) 및 제1 비아층(VIA1) 사이에 배치될 수 있다.

제1 및 제2 트랜지스터 전극들(ET1, ET2) 각각은 제1 내지 제3 절연층들(GI1, GI2, ILD)을 관통하는 컨택홀을 통해 반도체층(SCL)의 제1 영역 및 제2 영역에 각각 접속될 수 있다.

제1 비아층(VIA1) 상에 제4 도전층(SD2)이 배치될 수 있다. 제4 도전층(SD2)은 적어도 하나의 신호선 및/또는 전원선을 포함하고, 예를 들어, 제1 전원선(PL1) 및 브릿지 패턴(CP1)을 포함할 수 있다. 도 3에 도시된 바와 같이, 제1 전원선(PL1) 및 브릿지 패턴(CP1)은 제1 비아층(VIA1) 및 제2 비아층(VIA2) 사이에 배치될 수 있다.

제1 전원선(PL1)은 제1 비아층(VIA1)을 관통하는 비아홀을 통해 제1 트랜지스터 전극(ET1)과 접속될 수 있다. 또한, 브릿지 패턴(CP1)은 비아홀을 통해 제2 트랜지스터 전극(ET2)과 접속될 수 있다.

표시 소자층(LDL)은 제2 비아층(VIA2) 상에 배치될 수 있다. 표시 소자층(LDL)은, 제3 비아층(VIA3)(또는, 화소 정의막), 제5 도전층(SD3) 및 발광 소자(LD)를 포함할 수 있다.

제5 도전층(SD3)(또는, 전극층)은 제2 비아층(VIA2) 상에 배치되고, 발광 소자(LD)의 애노드 전극(AE), 캐소드 전극(CE) 및 적어도 하나의 전원선, 예를 들어, 제2 전원선(PL2)을 포함할 수 있다, 즉, 애노드 전극(AE), 캐소드 전극(CE) 및 제2 전원선(PL2)은 동일한 층에 배치될 수 있다. 또한, 캐소드 전극(CE)은 제2 전원선(PL2)과 일체로 형성될 수도 있다.

애노드 전극(AE)은 브릿지 패턴(CP1)과 부분적으로 중첩하여 배치되며, 제2 비아층(VIA2)을 관통하는 비아홀을 통해 브릿지 패턴(CP1)과 접속할 수 있다.

애노드 전극(AE) 및 캐소드 전극(CE)은 다중층으로 구성될 수 있다. 예를 들어, 애노드 전극(AE) 및 캐소드 전극(CE) 상에는 애노드 전극(AE) 및 캐소드 전극(CE)을 각각 커버하는 투명 전극(ITO)이 더 배치될 수도 있다.

일 실시예에서, 캐소드 전극(CE) 또는 제2 전원선(PL2)은 브릿지 패턴(CP1)과 부분적으로 중첩하여 배치될 수 있다. 캐소드 전극(CE)(또는 제2 전원선(PL2)) 및 브릿지 패턴(CP1)이 상호 중첩하는 부분에서, 발광 커패시터(CLD, 도 2 참조)를 형성될 수 있다.

제3 비아층(VIA3)은 제2 비아층(VIA2) 상에 배치되고, 애노드 전극(AE) 및 캐소드 전극(CE)을 노출시킬 수 있다. 제3 비아층(VIA3)은 인접하는 화소들을 구분하고, 화소(PX, 도 1a 참조)(또는, 발광 소자(LD))가 형성되는 화소 영역을 정의할 수 있다.

발광 소자(LD)는 애노드 전극(AE) 및 캐소드 전극(CE) 상에 배치될 수 있다.

발광 소자(LD)는 마이크로 미터 크기의 발광 소자일 수 있다. 발광 소자(LD)가 순차 적층된 제1 반도체층, 중간층, 제2 반도체층을 포함할 수 있고, 이 경우, 애노드 전극(AE)은 발광 소자(LD)의 제1 반도체층에 접속되고, 캐소드 전극(CE)은 제2 반도체층에 접속될 수 있다. 여기서, 제1 반도체층은 p형 반도체층이고, 제2 반도체층은 n형 반도체층이며, 중간층은 전자와 정공이 재결합되는 영역일 수 있다.

도 3에 도시된 바와 같이, 발광 소자(LD)의 애노드 전극(AE) 및 캐소드 전극(CE)은 화소 회로층(PCL) 상의 동일한 층에 배치되고, 제2 전원선(PL2)은 화소 회로층(PCL) 내부에 포함될 수 있다. 즉, 발광 소자(LD)가 공급 또는 배치되기 전에 애노드 전극(AE) 및 캐소드 전극(CE)이 형성되며, 따라서, 도 2를 참조하여 설명한 제8 트랜지스터(M8)를 통해 제1 내지 제7 트랜지스터들(M1 내지 M7)에서의 불량을 검출할 수 있다.

참고로, 애노드 전극(AE) 상에 발광 소자가 배치되고, 발광 소자 상에 캐소드 전극(CE)이 형성되는 화소의 경우, 발광 소자가 배치된 이후에 캐소드 전극(CE)(및 제2 전원선(PL2))에 연결되는 일부 트랜지스터들(예를 들어, 도 2에 도시된 제6 트랜지스터(M6) 및 제7 트랜지스터(M7))에 대한 검사가 수행된다. 이 경우, 발광 소자가 배치된 이후에 일부 트랜지스터들의 불량이 확인됨으로써, 제조 비용이 증가될 수 있다.

따라서, 본 발명의 실시예들에 따른 표시 장치(10)(또는, 표시 패널(100), 화소(PX))는 동일한 층에 형성되는 애노드 전극(AE) 및 캐소드 전극(CE) 및 이들에 전기적으로 연결된 제8 트랜지스터(M8)를 포함함으로써, 발광 소자(LD)가 배치되기 전에 화소(PX)(또는, 화소 회로층(PCL)에 포함된 화소 회로)에 대한 모든 검사가 수행될 수 있다.

이하에서는, 본 발명의 실시예들에 따른 표시 패널의 검사 방법을 도 4 내지 도 11을 참조하여 설명한다.

도 4는 도 2의 화소에서 측정된 신호들의 일 예를 나타내는 파형도이다. 도 5는 도 4의 신호들에 따른 화소의 동작을 설명하는 도면이다. 도 5에 도시된 화소는 도 1a에 도시된 화소들 중 임의로 선택된 하나일 수 있다. 도 4 및 도 5에는 화소(PX) 내 제1 내지 제4 트랜지스터들(M1 내지 M4)의 불량을 판단하는 검사 방법이 도시되어 있다.

도 1a, 도 4 및 도 5를 참조하면, 기준 시점(TO)에서, 표시 패널(100)에 대한 검사가 시작될 수 있다.

제1 전원선(PL1)에는 제1 전원전압(VDD)이 인가될 수 있다. 또한, 초기화 전원선(PL3)에는 턴온 전압 레벨의 테스트 전압(VTEST)이 인가될 수 있다. 즉, 테스트 전압(VTEST)과 동일한 전압 레벨(즉, 턴온 전압 레벨)을 가지는 초기화 전압(VINT)이 측정될 수 있다. 여기서, 턴온 전압 레벨은 트랜지스터(예를 들어, 도 5의 제1 내지 제8 트랜지스터들(M1 내지 M8) 중 하나)를 턴온 시키는 전압 레벨에 해당할 수 있다. 턴오프 전압 레벨은 트랜지스터(예를 들어, 도 5의 제1 내지 제8 트랜지스터들(M1 내지 M8) 중 하나)를 턴오프 시키는 전압 레벨에 해당할 수 있다.

이후, 도 1a을 참조하여 설명한 주사 구동부(400)에 턴온 전압 레벨을 가지는 개시 신호(또는, 주사 개시 신호)가 인가될 수 있다. 이에 따라, 주사 구동부(400)는 턴온 전압 레벨을 가지는 주사 신호를 주사선들(SL1 내지 SLn)에 순차적으로 출력할 수 있다. 한편, 주사 구동부(400)에 턴오프 전압 레벨을 가지는 발광 개시 신호가 인가될 수 있다.

이 경우, 제1 시점(T1)에서, 개시 신호에 대응하여 제2 주사 신호(GI[N])는 턴오프 전압 레벨에서 턴온 전압 레벨로 변경되며, 제1 구간(P1)의 적어도 일부 동안 턴온 전압 레벨로 유지될 수 있다. 여기서, 제1 구간(P1)(및 제2 구간(P2))의 폭은 1 수평 기간(즉, 하나의 화소 행을 구동시키기 위해 할당된 시간)에 해당하며, 하나의 프레임 기간은 수평 기간들을 포함할 수 있다.

한편, 제1 구간(P1)에서 제1 주사 신호(GW[N]) 및 제3 주사 신호(GB[N])는 턴오프 전압 레벨로 유지되며, 발광 제어 신호(EM[N])도 턴오프 전압 레벨로 유지될 수 있다.

이 경우, 도 5에 도시된 바와 같이, 제4 트랜지스터(M4)가 턴온 전압 레벨의 제2 주사 신호(GI[N])에 응답하여 턴온 되고, 초기화 전원선(PL3)에 인가된 테스트 전압(VTEST)이 제3 노드(N3)에 전달 될 수 있다. 스토리지 커패시터(CST)는 테스트 전압(VTEST)을 저장할 수 있다. 제1 트랜지스터(M1)는 테스트 전압(VTEST)에 응답하여 턴온될 수 있다.

한편, 제2, 제3, 제5, 제6, 제7 및 제8 트랜지스터들(M2, M3, M5, M6, M7, M8)은 턴오프 상태를 유지할 수 있다.

다시 도 4를 참조하면, 제2 시점(T2)에서, 제1 주사 신호(GW[N])가 턴오프 전압 레벨에서 턴온 전압 레벨로 천이되며, 제2 구간(P2)동안 턴온 전압 레벨로 유지될 수 있다.

한편, 제2 주사 신호(GI[N])는 제2 시점(T2) 이전에 턴오프 전압 레벨로 변화하며, 제2 구간(P2) 동안 턴오프 전압 레벨로 유지될 수 있다.

이 경우, 도 5에 도시된 바와 같이, 제2 및 제3 트랜지스터들(M2, M3)이 턴온 전압 레벨의 제1 주사 신호(GW[N])에 응답하여 턴온될 수 있다. 제1 내지 제3 트랜지스터들(M1 내지 M3)를 통해 제3 노드(N3)는 데이터선(DL)과 전기적으로 연결될 수 있다. 따라서, 데이터선(DL)에 테스트 전압(VTEST)이 제공되며, 테스트 전압(VTEST)에 대응하는 센싱 전압(VSEN)이 측정될 수 있다.

센싱 전압(VSEN)은 스토리지 커패시터(CST)의 충방전 특성, 신호 전송 지연 등에 의해 일부 왜곡된 형상을 가지나, 제1 주사 신호(GW[N])에 대응하는 펄스 형태를 가질 수 있다.

이후, 검사 방법은 센싱 전압(VSEN)의 전압 레벨에 기초하여 화소(PX)(또는, 화소 회로)의 불량을 판단할 수 있다.

예를 들어, 검사 방법은 센싱 전압(VSEN)을 기 설정된 기준 전압(VREF)과 비교하여, 센싱 전압(VSEN)이 기준 전압(VREF) 이하인 경우, 제1 내지 제4 트랜지스터들(M1 내지 M4) 중 적어도 하나에 불량이 발생한 것으로 판단할 수 있다.

도 4 및 도 5를 참조하여 설명한 바와 같이, 표시 패널의 검사 방법은, 초기화 전원선(PL3)에 턴온 전압 레벨의 테스트 전압(VTEST)을 인가한 상태에서, 턴온 전압 레벨의 개시 신호를 주사 구동부(400)에 인가하고(즉, 주사선들(SL1 내지 SLn)에 주사 신호를 순차적으로 인가하고), 데이터선(DL)에서 센싱 전압(VSEN)을 측정함으로써, 화소(PX) 내 제1 내지 제4 트랜지스터들(M1 내지 M4)의 불량을 판단할 수 있다.

도 6은 도 2의 화소에서 측정된 신호들의 일 예를 나타내는 파형도이다. 도 7은 도 6의 신호들에 따른 화소의 동작을 설명하는 도면이다. 도 6 및 도 7에는 화소(PX) 내 제5 트랜지스터(M5)의 불량을 판단하는 검사 방법이 도시되어 있다. 도 6 및 도 7을 참조하여 설명하는 검사 방법은 도 4 및 도 5를 참조하여 설명한 검사 방법 이후(또는, 이전)에 수행될 수 있다.

도 1a, 도 6 및 도 7을 참조하면, 기준 시점(TO)에서, 표시 패널(100)에 대한 검사가 시작될 수 있다.

제1 전원선(PL1)에는 제1 전원전압(VDD)이 인가될 수 있다. 또한, 초기화 전원선(PL3)에는 턴오프 전압 레벨의 테스트 전압(VTEST)이 인가될 수 있다. 즉, 테스트 전압(VTEST)과 동일한 전압 레벨(즉, 턴오프 전압 레벨)을 가지는 초기화 전압(VINT)이 측정될 수 있다.

이후, 도 1a을 참조하여 설명한 주사 구동부(400)에 턴온 전압 레벨을 가지는 개시 신호(또는, 주사 개시 신호) 및 턴온 전압 레벨을 가지는 발광 개시 신호가 동시에 인가될 수 있다. 이에 따라, 주사 구동부(400)는 턴온 전압 레벨을 가지는 주사 신호를 주사선들(SL1 내지 SLn)에 순차적으로 출력하며, 또한, 턴온 전압 레벨을 가지는 발광 제어 신호를 발광제어선들(EL1 내지 ELn)에 순차적으로 출력할 수 있다.

이 경우, 제1 시점(T1)에서, 개시 신호에 대응하여 제2 주사 신호(GI[N])는 턴오프 전압 레벨에서 턴온 전압 레벨로 변경되며, 제1 구간(P1)의 적어도 일부 동안 턴온 전압 레벨로 유지될 수 있다.

이 경우, 도 7에 도시된 바와 같이, 제4 트랜지스터(M4)가 턴온 전압 레벨의 제2 주사 신호(GI[N])에 응답하여 턴온 되고, 초기화 전원선(PL3)에 인가된 테스트 전압(VTEST)(즉, 턴오프 전압 레벨의 전압)이 제3 노드(N3)에 전달 될 수 있다. 스토리지 커패시터(CST)는 테스트 전압(VTEST)을 저장할 수 있다. 제1 트랜지스터(M1)는 턴오프 전압 레벨의 테스트 전압(VTEST)에 응답하여 턴오프될 수 있다.

다시 도 6을 참조하면, 제2 시점(T2)에서, 제1 주사 신호(GW[N])가 턴오프 전압 레벨에서 턴온 전압 레벨로 천이되며, 제2 구간(P2)동안 턴온 전압 레벨로 유지될 수 있다. 유사하게, 발광 제어 신호(EM[N])가 턴오프 전압 레벨에서 턴온 전압 레벨로 천이되며, 제2 구간(P2)동안 턴온 전압 레벨로 유지될 수 있다. 발광 제어 신호(EM[N])의 펄스 폭은 제1 주사 신호(GW[N])의 펄스 폭보다 클 수 있으나, 이에 한정되는 것은 아니다.

이 경우, 도 7에 도시된 바와 같이, 제2 및 제3 트랜지스터들(M2, M3)이 턴온 전압 레벨의 제1 주사 신호(GW[N])에 응답하여 턴온되고, 제5 및 제6 트랜지스터들(M5, M6)이 턴온 전압 레벨의 발광 제어 신호(EM[N])에 응답하여 턴온될 수 있다. 제5 트랜지스터(M5) 및 제2 트랜지스터(M2)를 통해 제1 전원선(PL1)은 데이터선(DL)과 전기적으로 연결될 수 있다. 따라서, 제1 전원선(PL1)에 인가된 제1 전원전압(VDD)이 데이터선(DL)에 제공되며, 제1 전원전압(VDD)에 대응하는 센싱 전압(VSEN)이 측정될 수 있다.

예를 들어, 검사 방법은 센싱 전압(VSEN)을 기 설정된 기준 전압(VREF)과 비교하여, 센싱 전압(VSEN)이 기준 전압(VREF) 이하인 경우, 제5 트랜지스터(M5)에 불량이 발생한 것으로 판단할 수 있다.

도 6 및 도 7을 참조하여 설명한 바와 같이, 표시 패널의 검사 방법은, 초기화 전원선(PL3)에 턴오프 전압 레벨의 테스트 전압(VTEST)을 인가한 상태에서, 턴온 전압 레벨의 개시 신호 및 턴온 전압 레벨의 발광 개시 신호를 주사 구동부(400)에 인가하고(즉, 주사선들(SL1 내지 SLn)에 주사 신호를 순차적으로 인가하고, 이와 동시에, 발광제어선들(EL1 내지 ELn)에 발광 제어 신호를 순차적으로 인가하며), 데이터선(DL)에서 센싱 전압(VSEN)을 측정함으로써, 화소(PX) 내 제5 트랜지스터(M5)의 불량을 판단할 수 있다.

도 8a 및 도 8b는 도 2의 화소에서 측정된 신호들의 일 예를 나타내는 파형도이다. 도 9는 도 8a의 신호들에 따른 화소의 동작을 설명하는 도면이다. 도 8a, 도 8b 및 도 9에는 화소(PX) 내 제6 트랜지스터(M6)의 불량을 판단하는 검사 방법이 도시되어 있다. 도 8a, 도 8b 및 도 9를 참조하여 설명하는 검사 방법은 도 4 내지 도 7를 참조하여 설명한 검사 방법 이후(또는, 이전)에 수행될 수 있다.

도 1a, 도 8a 및 도 9를 참조하면, 기준 시점(TO)에서, 표시 패널(100)에 대한 검사가 시작될 수 있다.

제1 전원선(PL1)에는 제1 전원전압(VDD)이 인가될 수 있다. 제2 전원선(PL2)에는 제2 전원전압(VSS)이 인가될 수 있다. 제2 전원전압(VSS)은 제1 전원전압(VDD)보다 낮은 전압 레벨을 가질 수 있다.

또한, 초기화 전원선(PL3)에는 턴온 전압 레벨의 테스트 전압(VTEST)이 인가될 수 있다. 즉, 테스트 전압(VTEST)과 동일한 전압 레벨(즉, 턴온 전압 레벨)을 가지는 초기화 전압(VINT)이 측정될 수 있다.

이후, 도 1a을 참조하여 설명한 주사 구동부(400)에 턴온 전압 레벨을 가지는 개시 신호(또는, 주사 개시 신호) 및 턴온 전압 레벨을 가지는 발광 개시 신호가 동시에 인가될 수 있다. 이에 따라, 주사 구동부(400)는 턴온 전압 레벨을 가지는 주사 신호를 주사선들(SL1 내지 SLn)에 순차적으로 출력하며, 또한, 턴온 전압 레벨을 가지는 발광 제어 신호를 발광제어선들(EL1 내지 ELn)에 순차적으로 출력할 수 있다. 또한, 테스트선들(TL1 내지 TLn)에 턴온 전압 레벨을 가지는 게이트 신호가 순차적으로 제공될 수 있다. 예를 들어, 테스트선들(TL1 내지 TLn)이 주사선들(SL1 내지 SLn)에 일대일 연결됨으로써, 테스트선들(TL1 내지 TLn)에 게이트 신호가 순차적으로 제공될 수 있다. 이와 달리, 도 1b 및 도 8b에 도시된 바와 같이, 테스트선들(TL1 내지 TLn)에 턴온 전압 레벨을 가지는 게이트 신호가 공통적으로(예를 들어, 별도의 공통 배선을 통해 동시에) 제공될 수도 있다.

이 경우, 도 9에 도시된 바와 같이, 제4 트랜지스터(M4)가 턴온 전압 레벨의 제2 주사 신호(GI[N])에 응답하여 턴온 되고, 초기화 전원선(PL3)에 인가된 테스트 전압(VTEST)(즉, 턴온 전압 레벨의 전압)이 제3 노드(N3)에 전달 될 수 있다. 스토리지 커패시터(CST)는 테스트 전압(VTEST)을 저장할 수 있다. 제1 트랜지스터(M1)는 턴온 전압 레벨의 테스트 전압(VTEST)에 응답하여 턴온될 수 있다.

한편, 제2, 제3, 제5, 제6 및 제7 트랜지스터들(M2, M3, M5, M6, M7)은 턴오프 상태를 유지할 수 있다. 제8 트랜지스터(M8)는 턴오프 상태일 수 있으나, 이에 한정되지 않으며, 턴온 상태를 유지할 수도 있다.

다시 도 8a를 참조하면, 제2 시점(T2)에서, 제1 주사 신호(GW[N])가 턴오프 전압 레벨에서 턴온 전압 레벨로 천이되며, 제2 구간(P2)동안 턴온 전압 레벨로 유지될 수 있다. 유사하게, 발광 제어 신호(EM[N])가 턴오프 전압 레벨에서 턴온 전압 레벨로 천이되며, 제2 구간(P2)동안 턴온 전압 레벨로 유지될 수 있다. 또한, 게이트 신호(GT[N])가 턴오프 전압 레벨에서 턴온 전압 레벨로 천이되며, 제2 구간(P2)동안 턴온 전압 레벨로 유지될 수 있다.

이 경우, 도 9에 도시된 바와 같이, 제2 및 제3 트랜지스터들(M2, M3)이 턴온 전압 레벨의 제1 주사 신호(GW[N])에 응답하여 턴온되고, 제5 및 제6 트랜지스터들(M5, M6)이 턴온 전압 레벨의 발광 제어 신호(EM[N])에 응답하여 턴온될 수 있다. 제5 트랜지스터(M5), 제1 트랜지스터(M1), 제6 트랜지스터(M6) 및 제8 트랜지스터(M8)를 통해 제1 전원선(PL1)은 제2 전원선(PL2)과 전기적으로 연결될 수 있다.

제1 전원선(PL1) 및 제2 전원선(PL2) 사이에 전류 이동 경로가 형성되며, 제5 트랜지스터(M5), 제1 트랜지스터(M1), 제6 트랜지스터(M6) 및 제8 트랜지스터(M8) 각각의 턴온 저항에 따라, 전압이 분배될 수 있다.

제1 노드(N1)의 노드 전압은 제1 트랜지스터(M1), 제6 트랜지스터(M6) 및 제8 트랜지스터(M8) 각각의 턴온 저항에 비례하고, 제5 트랜지스터(M5)의 턴온 저항에 반비례할 수 있다.

한편, 턴온된 제2 트랜지스터(M2)를 통해 제1 노드(N1)는 데이터선(DL)과 전기적으로 연결될 수 있다. 데이터선(DL)에 제1 노드(N1)의 노드 전압이 제공되며, 제1 노드(N1)의 노드 전압에 대응하는 센싱 전압(VSEN)이 측정될 수 있다.

예를 들어, 검사 방법은 센싱 전압(VSEN)을 기 설정된 기준 전압(VREF)과 비교하여, 센싱 전압(VSEN)이 기준 전압(VREF) 이하인 경우, 제6 트랜지스터(M6)에 불량이 발생한 것으로 판단할 수 있다.

도 8a 내지 도 9를 참조하여 설명한 바와 같이, 표시 패널의 검사 방법은, 초기화 전원선(PL3)에 턴온 전압 레벨의 테스트 전압(VTEST)을 인가한 상태에서, 턴온 전압 레벨의 개시 신호 및 턴온 전압 레벨의 발광 개시 신호를 주사 구동부(400)에 인가하고, 이와 동시에 테스트선(TL)(즉, 제8 트랜지스터(M8))에 턴온 전압 레벨의 게이트 신호를 제공하며, 이후, 데이터선(DL)에서 센싱 전압(VSEN)을 측정함으로써, 화소(PX) 내 제6 트랜지스터(M6)의 불량을 판단할 수 있다.

한편, 도 8a에서 게이트 신호(GT[N])의 파형은 제1 주사 신호(GW[N])의 파형과 동일한 것으로 도시되어 있으나, 이에 한정되는 것은 아니며, 도 8b에 도시된 바와 같이 게이트 신호(GT[N])는 제6 트랜지스터(M6)의 불량을 판단하는 시간 동안 턴온 전압 레벨로 유지될 수 있으며, 도 1b에 도시된 테스트선들(TL1 내지 TLn)에 공통적으로 동시에 게이트 신호(GT[N])가 인가될 수도 있다.

도 10a 및 도 10b는 도 2의 화소에서 측정된 신호들의 일 예를 나타내는 파형도이다. 도 11은 도 10a의 신호들에 따른 화소의 동작을 설명하는 도면이다. 도 10a 내지 도 11에는 화소(PX) 내 제7 트랜지스터(M7)의 불량을 판단하는 검사 방법이 도시되어 있다. 도 10a 내지 도 11을 참조하여 설명하는 검사 방법은 도 4 내지 도 7를 참조하여 설명한 검사 방법 이후(또는, 이전)에 수행될 수 있다.

도 1a, 도 10a 및 도 11을 참조하면, 기준 시점(TO)에서, 표시 패널(100)에 대한 검사가 시작될 수 있다.

제1 전원선(PL1)에는 제1 전원전압(VDD)이 인가될 수 있다. 제2 전원선(PL2)에는 턴온 전압 레벨의 테스트 전압(VTEST)이 인가될 수 있다. 한편, 초기화 전원선(PL3)은 플로팅 상태(즉, 별도의 전압이 인가되지 않은 상태)로 유지될 수 있다.

이후, 도 1a을 참조하여 설명한 주사 구동부(400)에 턴온 전압 레벨을 가지는 개시 신호(또는, 주사 개시 신호)가 인가될 수 있다. 다만, 개시 신호는 2개의 펄스들(예를 들어, 1 수평 시간 간격으로 생성된 2개의 펄스들)을 포함할 수 있다.

이에 따라, 주사 구동부(400)는 턴온 전압 레벨의 2개의 펄스들을 가지는 주사 신호를 주사선들(SL1 내지 SLn)에 순차적으로 출력할 수 있다. 또한, 도 8a를 참조하여 설명한 바와 같이, 테스트선들(TL1 내지 TLn)에 턴온 전압 레벨을 가지는 게이트 신호가 순차적으로 제공되거나, 도 1b 및 도 10b에 도시된 바와 같이, 테스트선들(TL1 내지 TLn)에 턴온 전압 레벨을 가지는 게이트 신호가 동시에 제공될 수 있다.

한편, 턴오프 전압 레벨의 발광 개시 신호가 주사 구동부(400)에 제공될 수 있다.

이 경우, 제1 시점(T1)에서, 개시 신호에 대응하여 제2 주사 신호(GI[N])는 턴오프 전압 레벨에서 턴온 전압 레벨로 변경되며, 제1 구간(P1)의 적어도 일부 동안 턴온 전압 레벨로 유지될 수 있다. 유사하게, 제3 주사 신호(GB[N])는 턴오프 전압 레벨에서 턴온 전압 레벨로 변경되며, 제1 구간(P1)의 적어도 일부 동안 턴온 전압 레벨로 유지될 수 있다. 또한, 게이트 신호(GT[N])는 턴오프 전압 레벨에서 턴온 전압 레벨로 변경되거나, 제1 구간(P1)의 적어도 일부 동안 턴온 전압 레벨로 유지될 수 있다.

한편, 제1 구간(P1)에서 제1 주사 신호(GW[N])는 턴오프 전압 레벨로 유지될 수 있다.

이 경우, 도 11에 도시된 바와 같이, 제4 트랜지스터(M4)가 턴온 전압 레벨의 제2 주사 신호(GI[N])에 응답하여 턴온 되고, 또한, 제7 트랜지스터(M7)가 턴온 전압 레벨의 제3 주사 신호(GB[N])에 응답하여 턴온 되며, 제8 트랜지스터(M8)는 턴온 전압 레벨의 게이트 신호(GT[N])에 응답하여 턴온 상태를 유지할 수 있다. 이 경우, 제2 전원선(PL2)에 인가된 테스트 전압(VTEST)(즉, 턴온 전압 레벨의 전압)이 제3 노드(N3)에 전달 될 수 있다. 스토리지 커패시터(CST)는 테스트 전압(VTEST)을 저장할 수 있다. 제1 트랜지스터(M1)는 턴온 전압 레벨의 테스트 전압(VTEST)에 응답하여 턴온될 수 있다.

한편, 제2, 제3, 제5, 및 제6 트랜지스터들(M2, M3, M5, M6)은 턴오프 상태를 유지할 수 있다.

다시 도 10b를 참조하면, 제2 시점(T2)에서, 제1 주사 신호(GW[N])가 턴오프 전압 레벨에서 턴온 전압 레벨로 천이되며, 제2 구간(P2)동안 턴온 전압 레벨로 유지될 수 있다.

한편, 제2 주사 신호(GI[N]), 제3 주사 신호(GB[N])는 제2 시점(T2) 이전에 턴오프 전압 레벨로 변화하며, 제2 구간(P2) 동안 턴오프 전압 레벨로 유지될 수 있다. 게이트 신호(GT[N])는 턴온 전압 레벨에서 턴오프 전압 레벨로 천이될 수 있으나, 이에 한정되는 것은 아니다.

이 경우, 도 11에 도시된 바와 같이, 제2 및 제3 트랜지스터들(M2, M3)이 턴온 전압 레벨의 제1 주사 신호(GW[N])에 응답하여 턴온되고, 제1 내지 제3 트랜지스터들(M1 내지 M3)를 통해 제3 노드(N3)는 데이터선(DL)과 전기적으로 연결될 수 있다. 따라서, 데이터선(DL)에 테스트 전압(VTEST)이 제공되며, 테스트 전압(VTEST)에 대응하는 센싱 전압(VSEN)이 측정될 수 있다.

예를 들어, 검사 방법은 센싱 전압(VSEN)을 기 설정된 기준 전압(VREF)과 비교하여, 센싱 전압(VSEN)이 기준 전압(VREF) 이하인 경우, 제7 트랜지스터(M7)에 불량이 발생한 것으로 판단할 수 있다.

도 10a 내지 도 11을 참조하여 설명한 바와 같이, 표시 패널의 검사 방법은, 제2 전원선(PL2)에 턴온 전압 레벨의 테스트 전압(VTEST)을 인가하고 제8 트랜지스터(M8)를 턴온시킨 상태에서, 턴온 전압 레벨의 2개의 펄스들을 가지는 개시 신호(및 턴오프 전압 레벨의 발광 개시 신호)를 주사 구동부(400)에 인가하고, 데이터선(DL)에서 센싱 전압(VSEN)을 측정함으로써, 화소(PX) 내 제7 트랜지스터(M7)의 불량을 판단할 수 있다.

지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

10: 표시 장치
100: 표시 패널
200: 타이밍 제어부
300: 데이터 구동부
400: 주사 구동부

Claims

제1 전원선, 제2 전원선, 제3 전원선, 데이터선, 복수의 주사선들, 발광제어선, 및 테스트선에 연결되는 화소를 포함하는 표시 패널에서,
상기 제1 전원선 및 상기 제2 전원선에 제1 전원전압 및 제2 전원전압을 각각 인가하는 단계;
상기 제3 전원선에 턴온 전압 레벨의 테스트 전압을 인가하는 단계;
주사 구동부에 턴온 전압 레벨의 개시 신호 및 턴온 전압 레벨의 발광 개시 신호를 인가하는 단계;
상기 화소에 포함된 발광 소자의 제1 화소 전극 및 제2 화소 전극 사이에 연결된 테스트 트랜지스터에 상기 테스트선을 통해 턴온 전압 레벨의 게이트 신호를 인가하는 단계;
상기 데이터선을 통해 출력되는 센싱 전압을 측정하는 단계; 및
상기 센싱 전압의 전압 레벨에 기초하여 상기 화소의 불량을 판단하는 단계를 포함하고,
상기 주사 구동부는 상기 개시 신호에 대응하는 주사 신호를 상기 주사선들에 순차적으로 제공하며, 상기 발광 개시 신호에 대응하는 발광 제어 신호를 상기 발광제어선에 제공하는, 표시 패널의 검사 방법.
제1 항에 있어서, 상기 화소는,
제1 노드에 연결되는 제1 전극, 제2 노드에 연결되는 제2 전극, 및 제3 노드에 연결되는 게이트 전극을 포함하는 제1 트랜지스터;
상기 데이터선에 연결되는 제1 전극, 상기 제1 노드에 연결되는 제2 전극, 및 제1 주사선에 연결되는 게이트 전극을 포함하는 제2 트랜지스터;
상기 제2 노드에 연결되는 제1 전극, 상기 제3 노드에 연결되는 제2 전극, 및 상기 제1 주사선에 연결되는 게이트 전극을 포함하는 제3 트랜지스터;
상기 제3 전원선에 연결되는 제1 전극, 상기 제3 노드에 연결되는 제2 전극, 및 제2 주사선에 연결되는 게이트 전극을 포함하는 제4 트랜지스터;
상기 제1 전원선에 연결되는 제1 전극, 상기 제1 노드에 연결되는 제2 전극, 및 상기 발광제어선에 연결되는 게이트 전극을 포함하는 제5 트랜지스터;
상기 제2 노드에 연결되는 제1 전극, 제4 노드에 연결되는 제2 전극, 및 상기 발광제어선에 연결되는 게이트 전극을 포함하는 제6 트랜지스터;
상기 제3 전원선에 연결되는 제1 전극, 상기 제4 노드에 연결되는 제2 전극, 및 제3 주사선에 연결되는 게이트 전극을 포함하는 제7 트랜지스터; 및
상기 제1 전원선 및 상기 제3 노드 사이에 연결되는 커패시터를 더 포함하고,
상기 발광 소자는 상기 제4 노드 및 상기 제2 전원선 사이에 연결되는, 표시 패널의 검사 방법.
제2 항에 있어서,
상기 주사 신호는 상기 제2 주사선, 상기 제1 주사선, 및 상기 제3 주사선에 순차적으로 제공되는, 표시 패널의 검사 방법.
제3 항에 있어서, 상기 주사 신호는 하나의 프레임 기간 동안 하나의 펄스를 포함하는, 표시 패널의 검사 방법.
제3 항에 있어서, 제1 구간에서 턴온 전압 레벨의 주사 신호가 상기 제2 주사선에 인가되며,
제2 구간에서 턴온 전압 레벨의 주사 신호가 상기 제1 주사선에 인가되고, 턴온 전압 레벨의 발광 제어 신호가 상기 발광제어선에 인가되며, 턴온 전압 레벨의 게이트 신호가 상기 테스트선에 인가되는, 표시 패널의 검사 방법.
제5 항에 있어서, 상기 제2 구간에서, 상기 제5 트랜지스터, 상기 제1 트랜지스터, 상기 제6 트랜지스터 및 상기 테스트 트랜지스터가 턴온되는, 표시 패널의 검사 방법.
제6 항에 있어서, 상기 센싱 전압은 상기 제1 트랜지스터의 턴온 저항, 상기 제6 트랜지스터의 턴온 저항, 및 상기 테스트 트랜지스터의 턴온 저항에 각각 비례하고, 상기 제5 트랜지스터의 턴온 저항에 반비례하는, 표시 패널의 검사 방법.
제2 항에 있어서, 상기 화소의 불량을 판단하는 단계는,
상기 센싱 전압의 전압 레벨이 기준 전압 레벨 이하인 경우 상기 제6 트랜지스터가 불량인 것으로 판단하는, 표시 패널의 검사 방법.
제2 항에 있어서, 상기 제1 전원전압 및 상기 제2 전원전압을 인가하기 이전에,
상기 제3 전원선에 턴온 전압 레벨의 테스트 전압을 인가하는 단계;
상기 주사 구동부에 턴온 전압 레벨의 개시 신호 및 턴오프 전압 레벨의 발광 개시 신호를 인가하는 단계;
상기 데이터선을 통해 출력되는 제2 센싱 전압을 측정하는 단계; 및
상기 제2 센싱 전압에 기초하여 상기 제1 내지 제4 트랜지스터들의 불량을 판단하는 단계를 더 포함하는, 표시 패널의 검사 방법.
제2 항에 있어서, 상기 제1 전원전압 및 상기 제2 전원전압을 인가하기 단계는,
상기 제1 전원전압을 상기 제1 전원선에 인가하는 단계;
상기 제3 전원선에 턴오프 전압 레벨의 테스트 전압을 인가하는 단계;
상기 주사 구동부에 턴온 전압 레벨의 개시 신호 및 턴온 전압 레벨의 발광 개시 신호를 인가하는 단계;
상기 데이터선을 통해 출력되는 제3 센싱 전압을 측정하는 단계; 및
상기 제3 센싱 전압에 기초하여 상기 제5 트랜지스터의 불량을 판단하는 단계를 포함하는, 표시 패널의 검사 방법.
제1 전원선, 제2 전원선, 제3 전원선, 데이터선, 복수의 주사선들, 발광제어선, 및 테스트선에 연결되는 화소를 포함하는 표시 패널에서,
상기 제1 전원선에 제1 전원전압을 인가하는 단계;
상기 제2 전원선에 턴온 전압 레벨의 테스트 전압을 인가하는 단계;
상기 화소에 포함된 발광 소자의 제1 화소 전극 및 제2 화소 전극 사이에 연결된 테스트 트랜지스터에 상기 테스트선을 통해 턴온 전압 레벨의 게이트 신호를 인가하는 단계;
주사 구동부에 턴온 전압 레벨의 개시 신호 및 턴온 전압 레벨의 발광 개시 신호를 인가하는 단계;
상기 데이터선을 통해 출력되는 센싱 전압을 측정하는 단계; 및
상기 센싱 전압의 전압 레벨에 기초하여 상기 화소의 불량을 판단하는 단계를 포함하고,
상기 주사 구동부는 상기 개시 신호에 대응하는 주사 신호를 상기 주사선들에 순차적으로 제공하며, 상기 발광 개시 신호에 대응하는 발광 제어 신호를 상기 발광제어선에 제공하는, 표시 패널의 검사 방법.
제11 항에 있어서, 상기 화소는,
제1 노드에 연결되는 제1 전극, 제2 노드에 연결되는 제2 전극, 및 제3 노드에 연결되는 게이트 전극을 포함하는 제1 트랜지스터;
상기 데이터선에 연결되는 제1 전극, 상기 제1 노드에 연결되는 제2 전극, 및 제1 주사선에 연결되는 게이트 전극을 포함하는 제2 트랜지스터;
상기 제2 노드에 연결되는 제1 전극, 상기 제3 노드에 연결되는 제2 전극, 및 상기 제1 주사선에 연결되는 게이트 전극을 포함하는 제3 트랜지스터;
상기 제3 전원선에 연결되는 제1 전극, 상기 제3 노드에 연결되는 제2 전극, 및 제2 주사선에 연결되는 게이트 전극을 포함하는 제4 트랜지스터;
상기 제1 전원선에 연결되는 제1 전극, 상기 제1 노드에 연결되는 제2 전극, 및 상기 발광제어선에 연결되는 게이트 전극을 포함하는 제5 트랜지스터;
상기 제2 노드에 연결되는 제1 전극, 제4 노드에 연결되는 제2 전극, 및 상기 발광제어선에 연결되는 게이트 전극을 포함하는 제6 트랜지스터;
상기 제3 전원선에 연결되는 제1 전극, 상기 제4 노드에 연결되는 제2 전극, 및 제3 주사선에 연결되는 게이트 전극을 포함하는 제7 트랜지스터; 및
상기 제1 전원선 및 상기 제3 노드 사이에 연결되는 커패시터를 더 포함하고,
상기 발광 소자는 상기 제4 노드 및 상기 제2 전원선 사이에 연결되는, 표시 패널의 검사 방법.
제12 항에 있어서, 상기 주사 신호는 상기 제2 주사선, 상기 제1 주사선, 및 상기 제3 주사선에 순차적으로 제공되는, 표시 패널의 검사 방법.
제13 항에 있어서, 상기 주사 신호는 하나의 프레임 기간 동안 2개의 펄스들을 포함하는, 표시 패널의 검사 방법.
제14 항에 있어서, 상기 게이트 신호는 하나의 프레임 기간 동안 2개의 펄스들 사이의 구간에서 하나의 펄스를 포함하는, 표시 패널의 검사 방법.
제13 항에 있어서, 제1 구간에서 턴온 전압 레벨의 주사 신호가 상기 제2 주사선 및 상기 제3 주사선에 인가되며, 상기 턴온 전압 레벨의 게이트 신호가 상기 테스트선에 인가되고,
제2 구간에서 턴온 전압 레벨의 주사 신호가 상기 제1 주사선에 인가되는, 표시 패널의 검사 방법.
제12 항에 있어서, 상기 화소의 불량을 판단하는 단계는,
상기 센싱 전압의 전압 레벨이 기준 전압 레벨 이하인 경우 상기 제7 트랜지스터가 불량인 것으로 판단하는, 표시 패널의 검사 방법.
제12 항에 있어서, 상기 제1 전원전압을 인가하기 이전에,
상기 제3 전원선에 턴온 전압 레벨의 테스트 전압을 인가하는 단계;
상기 주사 구동부에 턴온 전압 레벨의 개시 신호 및 턴오프 전압 레벨의 발광 개시 신호를 인가하는 단계;
상기 데이터선을 통해 출력되는 제2 센싱 전압을 측정하는 단계; 및
상기 제2 센싱 전압에 기초하여 상기 제1 내지 제4 트랜지스터들의 불량을 판단하는 단계를 더 포함하는, 표시 패널의 검사 방법.
제1 내지 제4 주사선들, 데이터선, 발광제어선, 제3 전원선, 제1 전원선, 제2 전원선, 및 화소를 포함하고,
상기 화소는,
제1 노드에 연결되는 제1 전극, 제2 노드에 연결되는 제2 전극, 및 제3 노드에 연결되는 게이트 전극을 포함하는 제1 트랜지스터;
상기 데이터선에 연결되는 제1 전극, 상기 제1 노드에 연결되는 제2 전극, 및 제1 주사선에 연결되는 게이트 전극을 포함하는 제2 트랜지스터;
상기 제2 노드에 연결되는 제1 전극, 상기 제3 노드에 연결되는 제2 전극, 및 상기 제1 주사선에 연결되는 게이트 전극을 포함하는 제3 트랜지스터;
상기 제3 전원선에 연결되는 제1 전극, 상기 제3 노드에 연결되는 제2 전극, 및 제2 주사선에 연결되는 게이트 전극을 포함하는 제4 트랜지스터;
상기 제1 전원선에 연결되는 제1 전극, 상기 제1 노드에 연결되는 제2 전극, 및 상기 발광제어선에 연결되는 게이트 전극을 포함하는 제5 트랜지스터;
상기 제2 노드에 연결되는 제1 전극, 제4 노드에 연결되는 제2 전극, 및 상기 발광제어선에 연결되는 게이트 전극을 포함하는 제6 트랜지스터;
상기 제3 전원선에 연결되는 제1 전극, 상기 제4 노드에 연결되는 제2 전극, 및 제3 주사선에 연결되는 게이트 전극을 포함하는 제7 트랜지스터;
상기 제4 노드에 연결되는 제1 전극, 상기 제2 전원선에 연결되는 제2 전극, 및 상기 제4 주사선에 연결되는 게이트 전극을 포함하는 제8 트랜지스터;
상기 제1 전원선 및 상기 제3 노드 사이에 연결되는 스토리지 커패시터; 및
상기 제4 노드 및 상기 제2 전원선 사이에 연결되는 발광 소자를 포함하는, 표시 패널.
제19 항에 있어서,
베이스층;
베이스층 상에 배치되는 화소 회로층; 및
상기 화소 회로층 상에 배치되는 표시 소자층을 포함하고,
상기 화소 회로층은 상기 제1 내지 제8 트랜지스터들 및 상기 커패시터를 포함하며,
상기 표시 소자층은 상기 발광 소자를 포함하되, 상기 발광 소자의 애노드 전극 및 캐소드 전극은 화소 회로층 상의 동일한 층에 배치되는, 표시 패널.
제20 항에 있어서, 상기 화소 회로층은 상기 베이스층 상에 순차 적층된 제1 절연층, 제2 절연층, 제3 절연층, 제4 절연층, 및 제5 절연층을 포함하며,
상기 제1 트랜지스터의 반도체 패턴은 상기 베이스층 및 상기 제1 절연층 사이에 배치되고,
상기 제1 트랜지스터의 게이트 전극 및 상기 스토리지 커패시터의 제1 전극은 상기 제1 절연층 및 상기 제2 절연층 사이에 배치되되, 상기 게이트 전극은 상기 반도체 패턴과 중첩하며,
상기 스토리지 커패시터의 제2 전극은 상기 제2 절연층 및 상기 제3 절연층 사이에 배치되되, 상기 스토리지 커패시터의 제1 전극과 중첩하고,
상기 제1 트랜지스터의 제1 전극 및 상기 제2 트랜지스터의 제2 전극은 상기 제3 절연층 및 상기 제4 절연층 사이에 배치되며,
상기 제2 전원선은 상기 제4 절연층 및 상기 제5 절연층 사이에 배치되고,
상기 제1 전원선은 상기 제5 절연층 상에 배치되는, 표시 패널.
제21 항에 있어서, 상기 제1 트랜지스터의 제2 전극은, 상기 제4 절연층 및 상기 제5 절연층 사이에 개재된 브릿지 패턴을 통해 상기 발광 소자의 상기 애노드 전극에 연결되고,
상기 발광 소자의 캐소드 전극은 상기 제2 전원선과 동일한 층에 배치되어, 상기 제2 전원선에 연결되는, 표시 패널.
제22 항에 있어서,
상기 발광 소자에 병렬 연결된 커패시터를 더 포함하고,
상기 브릿지 패턴은 상기 제2 전원선과 부분적으로 중첩하여 상기 커패시터를 형성하는, 표시 패널.