KR100482717B1 - 반도체 장치 - Google Patents

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Abstract

칩 사이즈를 축소하는 것을 과제로 하는 본 발명의 반도체 장치는, P형의 반도체 기판(1) 위에 게이트 절연막(3)과 제2 게이트 절연막(4)을 개재하여 형성된 게이트 전극(5)과, 해당 게이트 전극(5)에 인접하도록 형성된 N형의 소스·드레인 영역(N-층(6, 7) 및 N+층(8, 9))과, 해당 소스·드레인 영역 사이에 형성된 채널 영역(10)을 갖고, 적어도 상기 게이트 전극(5), 채널 영역(10) 및 소스·드레인 영역(6, 7)의 각 형상이 각각 다각형 형상을 이루고 있는 것을 특징으로 한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치에 관한 것으로, 다시 말하면, 트랜지스터 구조의 다각형상화에 의해 약반전(弱反轉) 리크(leak)를 방지할 뿐만 아니라 미세화를 가능하게 하는 기술에 관한 것이다.
도 3 및 도 4는 종래의 반도체 장치를 설명하기 위한 단면도 및 평면도이다.
도 3에서, 참조 부호(51)는 일 도전형, 예를 들면 P형의 반도체 기판이며, 해당 기판(51) 위의 소자 분리막(52) 이외의 영역에 형성된 제1 게이트 절연막(53) 및 해당 제1 게이트 절연막(53)보다도 두꺼운 제2 게이트 절연막(54)을 통해 게이트 전극(55)이 형성되어 있다.
또한, 상기 게이트 전극(55)에 상기 제2 게이트 절연막(54)을 개재하여 인접하도록 저농도의 N형의 소스·드레인 영역(N-층, 드리프트 영역)(56, 57)이 형성되어 있다.
또한, 상기 제2 게이트 절연막(54)으로부터 상기 소자 분리막(52)에 걸쳐 고농도의 N형의 소스·드레인 영역(N+층)(58, 59)이 형성되어 있다.
그리고, 참조 부호 60은 채널 영역이다. 또한, 상기 구조의 반도체 장치는 소위 LOCOS 오프셋형의 반도체 장치이다.
이와 같이, 종래의 트랜지스터 형상은 직사각형이 기본이었다. 그리고, 약반전 리크의 발생을 억지하기 위해, 도 4에 도시한 바와 같이 N-층(56, 57)으로부터 볼록형상으로 돌출하는 볼록 부분(도 4에 도시한 해칭 영역 참조)이 필요하였다.
상술한 바와 같이 종래의 반도체 장치에서는, 약반전 리크의 발생을 억지하기 위해, 도 4에 도시한 볼록 부분이 필요하며, 실현 가능한 최소 트랜지스터 사이즈 S2가 그 볼록 부분만큼 커지게 된다는 문제가 있었다.
그 때문에, 고내압 조직 부분에서, 구동 능력적으로 필요 이상의 트랜지스터 사이즈로 되어, 칩 사이즈가 커진다는 폐해가 있었다.
따라서, 상술한 바와 같은 과제를 감안하여 이루어진 본 발명의 반도체 장치는, 일 도전형의 반도체 기판 위에 게이트 절연막을 통해 형성된 게이트 전극과, 해당 게이트 전극에 인접하도록 형성된 역도전형의 소스·드레인 영역을 갖는 것으로서, 상기 게이트 전극 및 소스·드레인 영역이 다각형 형상을 이루고 있는 것을 특징으로 한다.
또한, 상기 게이트 전극 및 소스·드레인 영역이 8각형상을 이루고 있는 것을 특징으로 한다.
이하, 본 발명의 반도체 장치에 따른 일 실시예에 대하여 도면을 참조하면서 설명한다.
도 1 및 도 2는 본 발명의 반도체 장치를 설명하는 단면도 및 평면도이다.
도 1에서, 참조 부호 1은 일 도전형, 예를 들면 P형의 반도체 기판이며, 해당 기판(1) 위의 소자 분리막(2) 이외의 영역에 형성된 제1 게이트 절연막(3) 및 해당 제1 게이트 절연막(3)보다도 두꺼운 제2 게이트 절연막(4)을 개재하여 게이트 전극(5)이 형성되어 있다.
또한, 상기 게이트 전극(5)에 상기 제2 게이트 절연막(4)을 개재하여 인접하도록 저농도의 N형의 소스·드레인 영역(N-층, 드리프트 영역)(6, 7)이 형성되어 있다.
또한, 상기 제2 게이트 절연막(4)으로부터 상기 소자 분리막(2)에 걸쳐 고농도 N형의 소스·드레인 영역(N+층)(8, 9)이 형성되어 있다.
그리고, 참조 부호 10은 채널 영역이다. 또한, 상기 구조의 반도체 장치는 소위 LOCOS 오프셋형의 반도체 장치이다.
여기서, 본 발명의 특징은 도 2에 도시한 바와 같이 트랜지스터 형상이 다각형 형상(본 실시예에서는, 8각형 형상)이 되도록 구성한 것이다.
이와 같이, 본 발명에서는 트랜지스터를 구성하는 게이트 전극(5), 채널 영역(10), 소스·드레인 영역(N-층)(6, 7)의 각 구성 요소의 형상을 다각형 형상(8각형 형상)으로 형성함으로써, 종래와 같은 트랜지스터 사이즈를 증대시키지 않고, 종래 구조의 볼록 부분에 상당하는 약반전 리크 방지 영역(도 2에 도시한 해칭 영역)을 형성할 수 있다. 또한, 상기 소스·드레인 영역(N+층)(8, 9)의 형상도 다각형 형상(8각형 형상)이 되도록 구성하여도 된다.
이것에 의해, 트랜지스터 단체(單體)에서의 최소 트랜지스터 사이즈 S1이, 종래 구조의 최소 트랜지스터 사이즈 S2에 비하여 작아져서, 고내압 조직 부분을 필요 구동 능력에 맞는 최소 사이즈로 설계할 수 있다.
또한, 각 트랜지스터 간의 밀집도에 대해서도 증대시킬 수 있어, 칩 전체의 면적을 작게 할 수 있다.
또한, 트랜지스터의 각 변의 단부가, 종래의 90°에서 그 이상(예를 들면, 135°)으로 완화되기 때문에, 전계 집중이 완화되어, 고내압화를 도모할 수 있다.
또한, 본 실시예에서는, LOCOS 오프셋형의 반도체 장치에 대하여 설명하였지만, 본 발명은 이것에 한정되는 것이 아니며, 각종의 구조를 갖는 반도체 장치에 적용 가능한 것이다.
본 발명에 따르면, 트랜지스터 단체에서의 최소 트랜지스터 사이즈를 작게 할 수가 있어, 고내압 조직 부분을 필요 구동 능력에 맞는 최소 사이즈로 설계할 수 있다.
또한, 각 트랜지스터 간의 밀집도에 대해서도 증대시킬 수 있어, 칩 전체의 면적을 작게 할 수 있다.
또한, 트랜지스터의 각 변의 단부가, 종래의 90°에서 그 이상(예를 들면, 135°)으로 완화되기 때문에, 전계 집중이 완화되어, 고내압화를 도모할 수 있다.
도 1은 본 발명에 따른 일 실시예의 반도체 장치를 도시한 단면도.
도 2는 본 발명에 따른 일 실시예의 반도체 장치를 도시한 평면도.
도 3은 종래의 반도체 장치를 도시한 단면도.
도 4는 종래의 반도체 장치를 도시한 평면도.

Claims (2)

  1. 일 도전형의 반도체 기판 위에 게이트 절연막을 개재하여 형성된 8각형 형상의 게이트 전극과, 해당 게이트 전극에 인접하도록 형성된 역도전형의 8각형 형상의 소스ㆍ드레인 영역과, 대향하는 소스ㆍ드레인 영역의 1변의 사이에만 형성된 채널 영역과, 상기 소스ㆍ드레인 영역 사이의 약반전 리크를 방지하는 약반전 방지 영역을 포함하고, 상기 약반전 방지 영역을 상기 소스ㆍ드레인 영역으로부터 돌출한 볼록부를 갖지 않도록 배치한 것을 특징으로 하는 반도체 장치.
  2. 삭제
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