KR20040054468A - 반도체 장치 - Google Patents
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Abstract
MOS 트랜지스터의 전류 구동력을 충분히 향상시키는 것이 가능한 반도체 장치를 실현한다. 반도체 기판의 표면의 평면에서 볼 때, MOS 트랜지스터 TR1의 소스/드레인 활성층(6c1, 6d1)의 코너에 모따기(chamfering) CN1을 실시한다. 이 모따기 CN1에 의해, 소스/드레인 활성층(6c1, 6d1)과 소자 분리 영역(5b)의 경계에 둔각이 포함되게 된다. 그 결과, 코너에 예각적인 부분이 발생하지 않고, 소자 분리 영역(5b)으로부터 소스/드레인 활성층(6c1, 6d1)에 가해지는 응력이 완화된다. 따라서, 이 응력이 MOS 트랜지스터 TR1의 전기 특성에 미치는 영향을 저감할 수 있고, 전류 구동력을 충분히 향상시킨 MOS 트랜지스터를 실현할 수 있다.
Description
본 발명은, 반도체 기판의 표면에 형성되는 반도체 장치에 관한 것이다.
반도체 기판의 표면에 형성되는 반도체 장치로서, 예를 들면 MOS(Metal Oxide Semiconductor) 트랜지스터가 있다. MOS 트랜지스터는, 반도체 기판 상에 형성된 제어 전극인 게이트 전극과, 반도체 기판 표면 내의 게이트 전극에 인접하는 위치에 형성된 소스/드레인 활성층을 갖고 있다. 또, 반도체 기판의 표면에서는, 소스/드레인 활성층의 주위를 둘러싸는 소자 분리 영역이 산화막 등으로 형성되고, 소스/드레인 활성층의 형상이 소자 분리 영역에 의해 규정된다.
또, 이 출원의 발명에 관련하는 선행 기술 문헌 정보로서는 다음의 것이 있다.
<특허 문헌1>
특개2002-134374호 공보
<특허 문헌2>
특개평9-153603호 공보
<비 특허 문헌1>
G. Scott et al., 「NMOS Drive Current Reduction Caused by Transistor Layout and Trench Isolation Induced Stress」, (미국), IEDM, 1999
소스/드레인 활성층은 일반적으로, 반도체 기판 표면의 평면에서 볼 때 장방형으로 형성된다. 따라서, 소스측, 드레인측의 쌍방을 포함해서 생각하면, 소스/드레인 활성층과 소자 분리 영역은 4 개소의 코너를 포함하는 경계에서 접하고 있다.
그런데, 상기 비 특허 문헌1에도 기록되어 있는 바와 같이, 반도체 장치의 미세화가 진행하면, 소자 분리 영역의 단부(즉, 소스/드레인 활성층과 소자 분리 영역과의 경계 부분)로부터 소스/드레인 활성층에 가해지는 응력(스트레스)이 증대하여, 이 응력이 MOS 트랜지스터에 있어서의 전기 특성에 영향을 미치고 있었다. 특히, 소스/드레인 활성층의 코너 부분에서의 응력의 영향은 커서, 이 응력이 캐리어 이동도의 감소나 드레인-보디 접합에서의 누설 전류의 증대를 초래하여, MOS 트랜지스터의 전기 특성에 큰 영향을 미치고 있었다.
따라서, MOS 트랜지스터의 전류 구동력을 향상시키려고 해도, 코너 부분에서의 응력이 원인이 되어 그 목적이 충분히는 달성되지 않은 경우가 있었다.
그래서, 본 발명의 과제는, MOS 트랜지스터의 전류 구동력을 충분히 향상시키는 것이 가능한 반도체 장치를 실현한다.
도 1은 실시 형태에 따른 반도체 장치를 도시하는 상면도.
도 2는 실시 형태에 따른 반도체 장치를 도시하는 단면도.
도 3은 실시 형태에 따른 반도체 장치의 다른 예를 도시하는 상면도.
도 4는 실시 형태에 따른 반도체 장치의 다른 예를 도시하는 상면도.
도 5는 실시 형태에 따른 반도체 장치의 다른 예를 도시하는 상면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 지지 기판
2 : 산화막층
32 : SOI층
TR1 : MOS 트랜지스터
5b 소자 분리 영역
6c1, 6d1 : 활성층
7c : 게이트 전극
CN1∼CN3 : 모따기 부분
청구항 1에 기재된 발명은, 반도체 기판의 표면 내에 형성된 소스/드레인 활성층을 포함하는 MIS(Metal Insulator Semiconductor) 트랜지스터와, 상기 반도체 기판의 상기 표면 내에서 상기 소스/드레인 활성층에 접하여 형성된 소자 분리 영역을 구비하며, 상기 반도체 기판의 상기 표면의 평면에서 볼 때, 상기 소스/드레인 활성층과 상기 소자 분리 영역은 적어도 하나의 둔각 또는 곡선을 포함하는 경계에서 접하고 있고, 상기 둔각 또는 곡선은, 상기 반도체 기판의 상기 표면의 평면에서 볼 때 상기 소스/드레인 활성층의 코너 부분에 실시된 모따기(chamfering) 형상인 반도체 장치이다.
<발명의 실시 형태>
본 발명에 따른 실시 형태에서는, 소스/드레인 활성층의 코너를 모따기(chamfering)하여 둔각 형상으로 함으로써, 코너에서의 소자 분리 영역으로부터 소스/드레인 활성층에 가해지는 응력을 완화한다.
도 1 및 도 2는, 본 실시의 형태에 따른 반도체 장치인 MOS 트랜지스터 TR1을 도시하는 도면이다. 또, 도 2는 도 1 중의 절단선 II-II 에서의 단면을 도시한 도면이다.
도 2에 도시한 바와 같이, 본 실시의 형태에서는 MOS 트랜지스터 TR1을, 실리콘 기판으로 이루어지는 지지 기판(1), 산화막층(2) 및 SOI(Semiconductor On Insulator 또는 Silicon On Insulator)층(32)을 포함하는 반도체 기판 상에 형성하고 있다.
또한, 도 2에 있어서는, 게이트 전극(7c) 아래의 게이트절연막(4c), 게이트 전극(71c) 측방의 측벽 절연막(8), 게이트 전극(7c) 및 소스/드레인 활성층(6c1, 6d1) 상의 실리사이드화 영역(9c, 10c, 10d), 소스/드레인 활성층(6c1, 6d1)에 인접하는 소자 분리 영역(5b)을 명시하고 있다.
도 1에 도시한 바와 같이, 이 MOS 트랜지스터 TR1에서는, 반도체 기판의 표면의 평면에서 볼 때, 소스/드레인 활성층(6c1, 6d1)의 코너에 모따기(chamfering) CN1이 실시되어 있다. 이 모따기 CN1에 의해, 소스/드레인 활성층(6c1, 6d1)과 소자 분리 영역(5b)과의 경계에 둔각이 포함되게 된다. 그 결과, 코너에 예각적인 부분이 발생하지 않아서, 소자 분리 영역(5b)으로부터 소스/드레인 활성층(6c1, 6d1)에 가해지는 응력이 완화된다.
따라서, MOS 트랜지스터 TR1의 전기 특성에의 영향을 저감하는 것이 가능해지고, 전류 구동력을 충분히 향상시킨 MOS 트랜지스터를 실현할 수 있다.
또, MOS 트랜지스터 TR1의 채널 방향은, 도 1에서 방향 X1로서 도시한 바와 같이, SOI 층(32)에 있어서의 결정 방위 <100>에 평행하게 되도록 배치되어 있다. 채널 방향을 결정 방위 <100>와 평행하게 배치함으로써, P 채널 MOS 트랜지스터의 전류 구동력이 15퍼센트 정도 향상하여, 더욱, 단채널 효과도 작아지는 것을 알 수 있다.
전류 구동력이 향상되는 이유는, 결정 방위 <100>의 정공 이동도가 결정 방위 <110>의 정공 이동도보다도 크기 때문이고, 단채널 효과가 작아지는 이유는, 결정 방위 <100>의 붕소의 확산 계수의 값이 결정 방위 <110>의 붕소의 확산 계수의 값보다도 작기 때문이라고 생각되고 있다.
또한, 모따기 CN1의 형상에 대하여는, 그 절단면이, 채널 방향에 평행한 방향 X1에 대하여 45° 어긋난 방향 X2에 평행하게 되도록 하여 두면 된다.
소스/드레인 활성층(6c1, 6d1)과 같이, 코너에 모따기 CN1이 실시된 형상의 활성층을 실현하기 위해서는, 이하와 같이 하면 된다.
소자 분리 영역(5b)은 일반적으로, 포토리소그래피 기술, 열 산화 기술이나 트렌치 매립 기술을 이용하여 형성된다. 이 중 포토 리소그래피 기술에 의해 소자분리 영역(5b)의 형상을 규정할 때에, 기판 상에 형성하는 포토레지스트의 패터닝 형상(포토레지스트가 잔존하는 부분의 형상)을, 소스/드레인 활성층(6c1, 6d1)과 동일하게 하여 모따기 형상으로 한다.
그렇게 하면, 포토레지스트로 덮힌 것 이외의 부분을 예를 들면 열 산화법에 의해 소자 분리 영역으로 형성할 수 있다. 그 후, 포토레지스트를 제거하고, 소자 분리 영역으로 둘러싸인 부분에 불순물을 주입함으로써, 소스/드레인 활성층(6c1, 6d1)을, 도 1에 도시한 바와 같은, 코너에 모따기 CN1이 실시된 형상으로 형성할 수 있다.
또, 도 2에 도시한 바와 같이, 이 MOS 트랜지스터 TR1에서는, 반도체 기판의 두께 방향에서도, 소스/드레인 활성층(6c1, 6d1)과 소자 분리 영역(5b)과의 사이의 코너에 모따기 RD가 실시되고 있다. 즉, 소스/드레인 활성층(6c1, 6d1)과 소자 분리 영역(5b)과의 경계에 곡선 부분이 포함되어 있다. 이 모따기 RD를 실시함으로써, 코너에 예각적인 부분이 발생하지 않아서, 소자 분리 영역(5b)으로부터 소스/드레인 활성층(6c1, 6d1)에 가해지는 응력이 완화된다.
따라서, MOS 트랜지스터 TR1의 전기 특성에의 응력의 영향을 더욱 저감하는 것이 가능해지고, 전류 구동력을 충분히 향상시킨 MOS 트랜지스터가 실현할 수 있다.
반도체 기판의 두께 방향에서 소스/드레인 활성층(6c1, 6d1)과 소자 분리 영역(5b)과의 사이의 코너에 모따기 RD를 실시하기 위해서는, 예를 들면 상술된 바와 같이 열 산화법에 의해 소자 분리 영역(5b)을 형성하면 된다. 일반적으로 알려져있는 대로, 열 산화법을 이용하면 소자 분리 영역(5b)의 코너 부분은 라운딩 형상이 된다. 이에 따라 소스/드레인 활성층(6c1, 6d1)과 소자 분리 영역(5b)은 곡선을 포함하는 경계에서 접하게 된다. 또, 곡선 이외에도 적어도 하나의 둔각을 포함하는 경계에서 접하도록 해도 된다(예를 들면 테이퍼를 갖는 트렌치 내에 소자 분리 영역(5b)을 형성하는 경우 등).
또, 본 실시의 형태에서는, 코너에 모따기 CN1을 실시하기 때문에, 소스/드레인 활성층(6c1, 6d1)의 면적은, 모따기 CN1이 없는 경우에 비해 약간 감소한다. 소스/드레인 활성층(6c1, 6d1)의 면적이 감소하면, 소스/드레인 활성층(6c1, 6d1)에 접속 가능한 컨택트 플러그 수는 감소하기 때문에, 활성층-플러그 사이의 컨택트 저항의 증대가 걱정될 지도 모른다.
그러나, 소스/드레인 활성층(6c1, 6d1)의 표면에 실리사이드화 영역(10c, 10d)을 형성해 두면, 컨택트 저항 증대의 억제는 충분히 가능하다.
또, 소스/드레인 활성층(6c1, 6d1)의 폭 L2는, 컨택트 플러그 CP의 폭 L1의 예를 들면 3배 정도 이상으로 해두면 좋다. 소스/드레인 활성층(6c1, 6d1)의 폭 L2를 이 정도로 넓게 형성해 둠으로써, 컨택트 불량을 생기기 어렵게 할 수 있다. 즉, MOS 트랜지스터 TR1을 포토리소그래피 기술을 이용하여 형성할 때의 포토마스크 부정합 등의 영향으로, 컨택트 플러그 CP와 소스/드레인 활성층(6c1, 6d1)과의 얼라인먼트가 다소 부정합된 경우에도, 컨택트 플러그 CP가 소스/드레인 활성층(6c1, 6d1)으로부터 비어져 나와 형성될 가능성을 적게 할 수 있다.
또, 모따기 CN1의 절단면에서 게이트 전극(7c) 측의 단부 ED1의 위치는, 컨택트 플러그 CP의 게이트 전극(7c) 측의 단부의 연장선 LN1보다도 게이트 전극(7c)에 근접하여 배치되지 않도록 하는 것이 좋다. 소스/드레인 활성층(6c1, 6d1)의 면적이 축소하여 컨택트 저항이 증대하거나, 컨택트 플러그 CP가 소스/드레인 활성층(6c1, 6d1)으로부터 비어져 나와 형성될 가능성이 높아지기 때문이다.
또, 도 1에서는, 소스/드레인 활성층(6c1, 6d1)의 코너에서의 모따기 CN1을 직선적인 형상으로 하였지만, 물론 이러한 형상에 한정되는 것은 아니다. 예를 들면 도 3과 같이 절선 형상의 모따기 CN2나, 도 4와 같이 곡선 형상의 모따기 CN3을 채용해도 된다.
또한, 본 실시의 형태에서는, MOS 트랜지스터 TR1의 소스/드레인 활성층에서의 코너의 모따기를 도시하였지만, MOS 트랜지스터 이외의 다른 반도체 장치이더라도 본 발명을 적용하는 것이 가능하다. 즉, 예를 들면 MOS 구조를 이용한 캐패시터나, PN 접합을 이용한 캐패시터 등과 같이, 반도체 기판의 표면 내에 형성된 활성층을 이용하는 반도체 장치이면, 활성층과 소자 분리 영역과의 경계에 포함되는 코너의 모따기를 행함으로써, 전기 특성에의 영향을 저감할 수 있다.
또, 예를 들면 도 5에 도시하는 구조와 같이, 반도체 기판 상에 복수의 게이트 전극(7c1∼7c3)이 병렬하여 형성되어, 각 게이트 전극 사이 및 양단의 게이트 전극의 인접부에 소스/드레인 활성층(6d2a, 6c2a, 6d2b, 6c2b)이 형성된 구조를 갖는 트랜지스터의 집합체 TR2에도, 본원 발명을 적용하는 것은 가능하다. 이 경우에는, 각 게이트 전극 사이의 소스/드레인 활성층(6c2a, 6d2b)에는 상기한 바와 같은 활성층과 소자 분리 영역과의 경계에 코너가 존재하지 않기 때문에, 양단의 소스/드레인 활성층(6d2a, 6c2b)에서만 코너의 모따기를 행하면 된다.
청구항 1에 기재된 발명에 따르면, 반도체 기판의 표면의 평면에서 볼 때, 소스/드레인 활성층과 소자 분리 영역은 적어도 하나의 둔각 또는 곡선을 포함하는 경계에서 접하고 있다. 따라서, 소스/드레인 활성층의 코너에 예각적인 부분이 발생하지 않아서, 경계의 둔각 또는 곡선의 부분에서 소자 분리 영역으로부터 소스/드레인 활성층에 가해지는 응력이 완화되어, 반도체 장치의 전기 특성에의 영향을 저감하는 것이 가능해진다. 이에 의해, 전류 구동력을 충분히 향상시킨 MIS 트랜지스터를 실현할 수 있다.
Claims (2)
- 반도체 기판의 표면 내에 형성된 소스/드레인 활성층을 포함하는 MIS(Metal Insulator Semiconductor) 트랜지스터와,상기 반도체 기판의 상기 표면 내에서 상기 소스/드레인 활성층에 접하여 형성된 소자 분리 영역을 구비하고,상기 반도체 기판의 상기 표면의 평면에서 볼 때, 상기 소스/드레인 활성층과 상기 소자 분리 영역은 적어도 하나의 둔각 또는 곡선을 포함하는 경계에서 접하고 있고,상기 둔각 또는 곡선은, 상기 반도체 기판의 상기 표면의 평면에서 볼 때 상기 소스/드레인 활성층의 코너 부분에 실시된 모따기(chamfering) 형상인 반도체 장치.
- 제1항에 있어서,상기 반도체 기판의 두께 방향에서도, 상기 소스/드레인 활성층과 상기 소자 분리 영역은 적어도 하나의 둔각 또는 곡선을 포함하는 경계에서 접하고 있는 반도체 장치.
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