JP3166710B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に分割されたゲート電極を有する少くとも一対のＭＯ
Ｓトランジスタを備えた半導体装置に関する。
特に分割されたゲート電極を有する少くとも一対のＭＯ
Ｓトランジスタを備えた半導体装置に関する。
【０００２】
【従来の技術】一対のＭＯＳトランジスタを有する半導
体装置としては、例えばセンスアンプがある。半導体装
置の高集積化にともない素子分離領域が狭められてきて
おり、センスアンプに於いてもＬＯＣＯＳ技術に代わ
り、溝の中に絶縁膜を埋めるいわゆるトレンチ技術が用
いられてきている。また対称性を有する一対のＭＯＳト
ランジスタを形成するために、ドレイン領域を挟む平行
な２本のゲート電極が用いられてきている。これはゲー
ト電極をマスクとして斜め方向から不純物をイオン注入
した場合の、一対のＭＯＳトランジスタの電気特性の対
称性の劣化を防止するためである。以下図４の平面図を
用いて更に説明する。
体装置としては、例えばセンスアンプがある。半導体装
置の高集積化にともない素子分離領域が狭められてきて
おり、センスアンプに於いてもＬＯＣＯＳ技術に代わ
り、溝の中に絶縁膜を埋めるいわゆるトレンチ技術が用
いられてきている。また対称性を有する一対のＭＯＳト
ランジスタを形成するために、ドレイン領域を挟む平行
な２本のゲート電極が用いられてきている。これはゲー
ト電極をマスクとして斜め方向から不純物をイオン注入
した場合の、一対のＭＯＳトランジスタの電気特性の対
称性の劣化を防止するためである。以下図４の平面図を
用いて更に説明する。
【０００３】図４（ａ）に示すように、半導体基板上に
はトレンチ技術により埋め込まれた酸化膜からなる素子
分離領域１１が形成されており、この素子分離領域を挟
んで素子形成領域１２が設けられている。そしてこの素
子形成領域１２には、ドレイン領域３、ソース領域４及
びゲート電極５からなる二つのＭＯＳトランジスタ１３
Ａ，１３Ｂが形成され、一対のＭＯＳトランジスタ１０
Ｄを構成している。
はトレンチ技術により埋め込まれた酸化膜からなる素子
分離領域１１が形成されており、この素子分離領域を挟
んで素子形成領域１２が設けられている。そしてこの素
子形成領域１２には、ドレイン領域３、ソース領域４及
びゲート電極５からなる二つのＭＯＳトランジスタ１３
Ａ，１３Ｂが形成され、一対のＭＯＳトランジスタ１０
Ｄを構成している。
【０００４】この従来の一対のＭＯＳトランジスタに於
いては、マスクの目合せずれやリーク電流を抑制する等
のために、ゲート電極５はソース領域とドレイン領域の
端部を結ぶ線より外側（素子分離領域上）に延在して形
成されているため（以下ゲート電極の飛び出しとい
う）、特にＤＲＡＭのセンスアンプやワード線駆動回路
部などでみられる同一チャネル型ＭＯＳトランジスタ
を、ゲート長と垂直方向に隣接させて配置する場合に
は、ソース・ドレイン拡散層の間隔Ｌ4 よりもゲート電
極の間隔ｌが縮少化の妨げとなるため、トレンチ分離技
術の効果が十分に得られない。
いては、マスクの目合せずれやリーク電流を抑制する等
のために、ゲート電極５はソース領域とドレイン領域の
端部を結ぶ線より外側（素子分離領域上）に延在して形
成されているため（以下ゲート電極の飛び出しとい
う）、特にＤＲＡＭのセンスアンプやワード線駆動回路
部などでみられる同一チャネル型ＭＯＳトランジスタ
を、ゲート長と垂直方向に隣接させて配置する場合に
は、ソース・ドレイン拡散層の間隔Ｌ4 よりもゲート電
極の間隔ｌが縮少化の妨げとなるため、トレンチ分離技
術の効果が十分に得られない。
【０００５】このゲート電極の飛び出し量は、主にゲー
ト電極の拡散層に対する目合せずれ量と、図４（ｂ）に
示すように、ゲート電極を形成するためのポリシリコン
膜等の露光時やエッチング時のゲート電極５の端部での
丸まりによる後退により決まる。
ト電極の拡散層に対する目合せずれ量と、図４（ｂ）に
示すように、ゲート電極を形成するためのポリシリコン
膜等の露光時やエッチング時のゲート電極５の端部での
丸まりによる後退により決まる。
【０００６】例えば最小ゲート電極の飛び出し量を０．
３０μｍ、最小のゲート電極間隔ｌを０．２５μｍとす
ると拡散層間隔Ｌ4 は０．８５μｍとなり、最小の拡散
層間隔（例えば０．４０μｍ）よりも０．４５μｍだけ
大きくなる事になる。これをセンスアンプにあてはめて
みると、一般的にセンスアンプ１列あたり該当箇所が２
〜４箇所あると考えられ、また１ＧＤＲＡＭにおいては
センスアンプ列は６８列にも達するため、１ＧＤＲＡＭ
では１００μｍ程度チップサイズが増大してしまうこと
になる。
３０μｍ、最小のゲート電極間隔ｌを０．２５μｍとす
ると拡散層間隔Ｌ4 は０．８５μｍとなり、最小の拡散
層間隔（例えば０．４０μｍ）よりも０．４５μｍだけ
大きくなる事になる。これをセンスアンプにあてはめて
みると、一般的にセンスアンプ１列あたり該当箇所が２
〜４箇所あると考えられ、また１ＧＤＲＡＭにおいては
センスアンプ列は６８列にも達するため、１ＧＤＲＡＭ
では１００μｍ程度チップサイズが増大してしまうこと
になる。
【０００７】これらの問題を解決するために、例えば特
開平６−１３５７４号公報のように、同一拡散層上に二
つのＭＯＳトランジスタを形成する方法がある。以下図
５を用いて説明する。
開平６−１３５７４号公報のように、同一拡散層上に二
つのＭＯＳトランジスタを形成する方法がある。以下図
５を用いて説明する。
【０００８】図５において一対のＭＯＳＦＥＴ（センス
アンプ）１０Ｅは、ドレイン領域３Ａとソース領域４Ａ
とＵ字型ゲート電極３５ＡからなるＭＯＳＦＥＴ３０ａ
と、ドレイン領域３Ａとソース領域４ＡとＵ字型ゲート
電極３５ＢからなるＭＯＦＥＴ３０ｂとから構成されて
いる。このように構成された一対のＭＯＳＦＥＴ１０Ｅ
は、Ｕ字型電極によりドレイン領域３Ａをソース領域４
Ａから分離出来るため、ＭＯＳトランジスタ形成領域
（レイアウト面積）を縮少出来るとしている。
アンプ）１０Ｅは、ドレイン領域３Ａとソース領域４Ａ
とＵ字型ゲート電極３５ＡからなるＭＯＳＦＥＴ３０ａ
と、ドレイン領域３Ａとソース領域４ＡとＵ字型ゲート
電極３５ＢからなるＭＯＦＥＴ３０ｂとから構成されて
いる。このように構成された一対のＭＯＳＦＥＴ１０Ｅ
は、Ｕ字型電極によりドレイン領域３Ａをソース領域４
Ａから分離出来るため、ＭＯＳトランジスタ形成領域
（レイアウト面積）を縮少出来るとしている。
【０００９】
【発明が解決しようとする課題】上述したように図４に
示した従来のＭＯＳトランジスタでは、ゲート電極の飛
び出しによりＭＯＳトランジスタ形成領域を十分に縮少
出来ないという欠点がある。更に、ゲート電極と拡散層
間の目ずれにより、ソース・ドレインのショートやリー
ク電流が発生する。
示した従来のＭＯＳトランジスタでは、ゲート電極の飛
び出しによりＭＯＳトランジスタ形成領域を十分に縮少
出来ないという欠点がある。更に、ゲート電極と拡散層
間の目ずれにより、ソース・ドレインのショートやリー
ク電流が発生する。
【００１０】また図５に示したＭＯＳトランジスタで
は、隣り合う二つのＭＯＳトランジスタのソース側の信
号は同一でなければならない。しかしながら、隣り合う
二つのＭＯＳトランジスタのソースは必らずしも同一信
号とは限らず、ワード線駆動回路部のように、異なった
信号が入力されているのが一般的である。従ってこのよ
うに構成されたＭＯＳトランジスタの用途は限定され
る。
は、隣り合う二つのＭＯＳトランジスタのソース側の信
号は同一でなければならない。しかしながら、隣り合う
二つのＭＯＳトランジスタのソースは必らずしも同一信
号とは限らず、ワード線駆動回路部のように、異なった
信号が入力されているのが一般的である。従ってこのよ
うに構成されたＭＯＳトランジスタの用途は限定され
る。
【００１１】本発明の目的は、上記問題点を解決し、ゲ
ート電極と拡散層間の目合せずれによるソース・ドレイ
ンのショートやリーク電流の発生をなくし、しかも用途
に限定されることのない集積度の向上した半導体装置を
提供することにある。
ート電極と拡散層間の目合せずれによるソース・ドレイ
ンのショートやリーク電流の発生をなくし、しかも用途
に限定されることのない集積度の向上した半導体装置を
提供することにある。
【００１２】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に設けられた絶縁膜からなる素子分離領域
と、この素子分離領域を挟んで形成された素子形成領域
と、前記素子分離領域に垂直な面を対称として前記素子
形成領域に形成された一対のＭＯＳトランジスタを有す
る半導体装置において、前記ＭＯＳトランジスタのゲー
ト電極はドレイン領域を挟んで形成された平行な２本の
電極から構成され、かつ少なくとも対称面を有する前記
素子分離領域側の前記２本のゲート電極の端部は接続配
線により接続されており、該接続配線の少なくとも一部
は前記素子形成領域上に延在していることを特徴とする
ものである。
半導体基板上に設けられた絶縁膜からなる素子分離領域
と、この素子分離領域を挟んで形成された素子形成領域
と、前記素子分離領域に垂直な面を対称として前記素子
形成領域に形成された一対のＭＯＳトランジスタを有す
る半導体装置において、前記ＭＯＳトランジスタのゲー
ト電極はドレイン領域を挟んで形成された平行な２本の
電極から構成され、かつ少なくとも対称面を有する前記
素子分離領域側の前記２本のゲート電極の端部は接続配
線により接続されており、該接続配線の少なくとも一部
は前記素子形成領域上に延在していることを特徴とする
ものである。
【００１３】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。図１（ａ），（ｂ）は本発明の第１の実施
の形態を説明する為の半導体チップの上面図及びＡ−Ａ
線断面図である。
て説明する。図１（ａ），（ｂ）は本発明の第１の実施
の形態を説明する為の半導体チップの上面図及びＡ−Ａ
線断面図である。
【００１４】図１（ａ），（ｂ）を参照すると本発明の
半導体装置は、Ｐ型のシリコン基板（またはＰ型ウェ
ル）１上に設けられた酸化膜２からなる素子分離領域１
１と、この素子分離領域１１を挟んで形成された素子形
成領域１２と、素子分離領域１１に垂直な面７を対称と
して素子形成領域１２に形成された一対のＭＯＳトラン
ジスタ１０Ａを有する半導体装置であって、特にＭＯＳ
トランジスタのゲート電極はドレイン領域３を挟んで形
成された平行な２本の電極５Ａ，５Ｂ（５ａ，５ｂ）か
ら構成され、かつ少なくとも対称面７を有する素子分離
領域側の２本のゲート電極５Ａ，５Ｂ（５ａ，５ｂ）の
端部は、ゲート電極に直交する接続配線６Ａ（６Ｂ）に
より接続されているものである。なお図１において４は
ソース領域、８はゲート酸化膜、９はチャネル領域であ
る。以下製造方法とともに更に説明する。
半導体装置は、Ｐ型のシリコン基板（またはＰ型ウェ
ル）１上に設けられた酸化膜２からなる素子分離領域１
１と、この素子分離領域１１を挟んで形成された素子形
成領域１２と、素子分離領域１１に垂直な面７を対称と
して素子形成領域１２に形成された一対のＭＯＳトラン
ジスタ１０Ａを有する半導体装置であって、特にＭＯＳ
トランジスタのゲート電極はドレイン領域３を挟んで形
成された平行な２本の電極５Ａ，５Ｂ（５ａ，５ｂ）か
ら構成され、かつ少なくとも対称面７を有する素子分離
領域側の２本のゲート電極５Ａ，５Ｂ（５ａ，５ｂ）の
端部は、ゲート電極に直交する接続配線６Ａ（６Ｂ）に
より接続されているものである。なお図１において４は
ソース領域、８はゲート酸化膜、９はチャネル領域であ
る。以下製造方法とともに更に説明する。
【００１５】まずＰ型シリコン基板１上に、異方性エッ
チングにより深さ約０．５μｍの溝を形成したのち、こ
の溝の中にＣＶＤ法等により酸化膜２等の絶縁膜を充填
し素子分離領域１１を形成する。
チングにより深さ約０．５μｍの溝を形成したのち、こ
の溝の中にＣＶＤ法等により酸化膜２等の絶縁膜を充填
し素子分離領域１１を形成する。
【００１６】次に熱酸化法により全面に酸化膜（厚さ〜
９ｎｍ）を形成したのち、ポリシリコンとタングステン
シリサイド（ＷＳｉ）の２層膜（厚さ〜０．２μｍ）を
形成する。ついでこれら２層膜及び酸化膜をパターニン
グし、ゲート酸化膜８、２層膜からなるゲート電極５
Ａ，５Ｂ，５ａ，５ｂ及び接続配線６Ａ，６Ｂを同時に
形成する。
９ｎｍ）を形成したのち、ポリシリコンとタングステン
シリサイド（ＷＳｉ）の２層膜（厚さ〜０．２μｍ）を
形成する。ついでこれら２層膜及び酸化膜をパターニン
グし、ゲート酸化膜８、２層膜からなるゲート電極５
Ａ，５Ｂ，５ａ，５ｂ及び接続配線６Ａ，６Ｂを同時に
形成する。
【００１７】次にゲート電極をマスクとしてＮ型不純物
をイオン注入し、拡散層からなるソース領域４及びドレ
イン領域３をセルフアラインで形成する。
をイオン注入し、拡散層からなるソース領域４及びドレ
イン領域３をセルフアラインで形成する。
【００１８】このように構成された第１の実施の形態に
おける拡散層間の距離Ｌ1 は、例えば接続配線６Ａ，６
Ｂの幅を０．１５μｍ、接続配線間の距離を０．２５μ
ｍ、接続配線と拡散層間の距離（ゲート電極の飛び出し
量）を０．０５μｍとすると、０．６５μｍとなり、図
４で説明した従来例における拡散層間の距離Ｌ4 の０．
８５μｍに比べ大幅に挟くすることが出来る。
おける拡散層間の距離Ｌ1 は、例えば接続配線６Ａ，６
Ｂの幅を０．１５μｍ、接続配線間の距離を０．２５μ
ｍ、接続配線と拡散層間の距離（ゲート電極の飛び出し
量）を０．０５μｍとすると、０．６５μｍとなり、図
４で説明した従来例における拡散層間の距離Ｌ4 の０．
８５μｍに比べ大幅に挟くすることが出来る。
【００１９】図２は本発明の第２の実施の形態を説明す
るための半導体チップの上面図である。この第２の実施
の形態において図１に示した第１の実施の形態と異なる
所は、接続配線を拡散層内に設けた事である。
るための半導体チップの上面図である。この第２の実施
の形態において図１に示した第１の実施の形態と異なる
所は、接続配線を拡散層内に設けた事である。
【００２０】すなわち図２において一対のＭＯＳトラン
ジスタ１０Ｂを構成する第１のトランジスタのゲート電
極１５Ａ、１５Ｂを接続する接続配線１６Ａ、及び第２
のトランジスタのゲート電極１５ａ、１５ｂを接続する
接続配線１６Ｂは、それぞれのトランジスタを構成する
ドレイン領域３内に設けられ、しかも素子分離領域１１
に接して形成されている。
ジスタ１０Ｂを構成する第１のトランジスタのゲート電
極１５Ａ、１５Ｂを接続する接続配線１６Ａ、及び第２
のトランジスタのゲート電極１５ａ、１５ｂを接続する
接続配線１６Ｂは、それぞれのトランジスタを構成する
ドレイン領域３内に設けられ、しかも素子分離領域１１
に接して形成されている。
【００２１】このように構成された第２の実施の形態に
おいては、接続配線１６Ａ、１６Ｂが拡散層内に形成さ
れているため、拡散層間距離Ｌ2 を最小拡散層間隔（例
えば０．４０μｍ）まで小さくすることが可能である。
なおこの場合の接続配線下はＭＯＳトランジスタのチャ
ネルとしては寄与しないため、接続配線１６Ａ、１６Ｂ
の幅とＭＯＳトランジスタのゲート長は必ずしも一致さ
せる必要はなく、ゲート長より接続配線の幅を小さくす
ることも可能である。
おいては、接続配線１６Ａ、１６Ｂが拡散層内に形成さ
れているため、拡散層間距離Ｌ2 を最小拡散層間隔（例
えば０．４０μｍ）まで小さくすることが可能である。
なおこの場合の接続配線下はＭＯＳトランジスタのチャ
ネルとしては寄与しないため、接続配線１６Ａ、１６Ｂ
の幅とＭＯＳトランジスタのゲート長は必ずしも一致さ
せる必要はなく、ゲート長より接続配線の幅を小さくす
ることも可能である。
【００２２】図３は本発明の第３の実施の形態を説明す
るための半導体チップの上面図である。この第３の実施
の形態において、図１に示した第１の実施の形態と異な
る所は、接続配線を２本のゲート電極の両端部に形成
し、しかも接続配線を素子形成領域と素子分離領域にま
たがって形成したことである。
るための半導体チップの上面図である。この第３の実施
の形態において、図１に示した第１の実施の形態と異な
る所は、接続配線を２本のゲート電極の両端部に形成
し、しかも接続配線を素子形成領域と素子分離領域にま
たがって形成したことである。
【００２３】すなわち図３において一対のＭＯＳトラン
ジスタ１０Ｃを構成する第１のトランジスタの２本のゲ
ート電極２５Ａ及び２５Ｂの端部は、ドレイン領域３と
素子分離領域１１にまたがって形成された２本の接続配
線２６Ａ及び２６ａにより接続されており、また第２の
トランジスタの２本のゲート電極２５ａ及び２５ｂの端
部は、同様に２本の接続配線２６Ｂ及び２６ｂにより接
続されている。
ジスタ１０Ｃを構成する第１のトランジスタの２本のゲ
ート電極２５Ａ及び２５Ｂの端部は、ドレイン領域３と
素子分離領域１１にまたがって形成された２本の接続配
線２６Ａ及び２６ａにより接続されており、また第２の
トランジスタの２本のゲート電極２５ａ及び２５ｂの端
部は、同様に２本の接続配線２６Ｂ及び２６ｂにより接
続されている。
【００２４】このように構成された第３の実施の形態に
おいては、接続配線２６Ａ、２６Ｂの長さ方向の中心線
と拡散層の線をほぼオンラインにする事が出来るため、
ゲート電極の飛び出しを抑制出来るとともに、拡散層と
ゲート電極間の目合せずれによるゲート容量値のばらつ
きを抑制することも可能である。したがってセンスアン
プ内のフリップフロップ回路を構成する一対のＭＯＳト
ランジスタの様に、出来上りの対称性が重視されるＭＯ
Ｓトランジスタに適用すると極めて有効である。
おいては、接続配線２６Ａ、２６Ｂの長さ方向の中心線
と拡散層の線をほぼオンラインにする事が出来るため、
ゲート電極の飛び出しを抑制出来るとともに、拡散層と
ゲート電極間の目合せずれによるゲート容量値のばらつ
きを抑制することも可能である。したがってセンスアン
プ内のフリップフロップ回路を構成する一対のＭＯＳト
ランジスタの様に、出来上りの対称性が重視されるＭＯ
Ｓトランジスタに適用すると極めて有効である。
【００２５】尚、上記実施の形態においては、Ｐ型シリ
コン基板上にＭＯＳトランジスタを形成した場合につい
て説明したが、Ｎ型シリコン基板を用いてもよい。ま
た、ゲート電極形成材料としてタングステンシリサイド
を用いた場合について説明したが、モリブデン等他の高
融点金属のシリサイドを用いることが可能である。
コン基板上にＭＯＳトランジスタを形成した場合につい
て説明したが、Ｎ型シリコン基板を用いてもよい。ま
た、ゲート電極形成材料としてタングステンシリサイド
を用いた場合について説明したが、モリブデン等他の高
融点金属のシリサイドを用いることが可能である。
【００２６】
【発明の効果】以上説明したように本発明は、対称面を
有する素子分離領域側の２本のゲート電極の端部を接続
配線により接続することにより、隣接するＭＯＳトラン
ジスタの拡散層間の距離を最小拡散層間隔にまで近づけ
ることができる為、半導体装置の用途を限定することな
く集積度を向上させることができる。
有する素子分離領域側の２本のゲート電極の端部を接続
配線により接続することにより、隣接するＭＯＳトラン
ジスタの拡散層間の距離を最小拡散層間隔にまで近づけ
ることができる為、半導体装置の用途を限定することな
く集積度を向上させることができる。
【００２７】また、ゲート電極の端部を接続配線で接続
している為、この部分でのソース領域とドレイン領域は
接続配線により完全に分離される。従って、ゲート電極
と拡散層間で目合せずれが発生しても、従来のように、
ソース領域とドレイン領域とがショートすることや、ソ
ース・ドレイン間の回り込みによるリーク電流の発生を
なくすことができる。
している為、この部分でのソース領域とドレイン領域は
接続配線により完全に分離される。従って、ゲート電極
と拡散層間で目合せずれが発生しても、従来のように、
ソース領域とドレイン領域とがショートすることや、ソ
ース・ドレイン間の回り込みによるリーク電流の発生を
なくすことができる。
【図１】本発明の第１の実施の形態を説明するための半
導体チップの上面図及び断面図。
導体チップの上面図及び断面図。
【図２】本発明の第２の実施の形態を説明するための半
導体チップの上面図。
導体チップの上面図。
【図３】本発明の第３の実施の形態を説明するための半
導体チップの上面図。
導体チップの上面図。
【図４】従来の半導体装置を説明するための半導体チッ
プの上面図。
プの上面図。
【図５】従来の他の半導体装置を説明するための半導体
チップの上面図。
チップの上面図。
１ シリコン基板 ２ 酸化膜 ３ ドレイン領域 ４ ソース領域 ５Ａ，５Ｂ，５ａ，５ｂ ゲート電極 ６Ａ，６Ｂ 接続配線 ７ 対称面 ８ ゲート酸化膜 ９ チャネル領域 １０Ａ〜１０Ｅ 一対のＭＯＳトランジスタ １５Ａ，１５Ｂ，１５ａ，１５ｂ ゲート電極 １６Ａ，１６Ｂ 接続配線 ２５Ａ，２５Ｂ，２５ａ，２５ｂ ゲート電極 ２６Ａ，２６Ｂ，２６ａ，２６ｂ 接続配線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04 H01L 27/10 471
Claims (5)
- 【請求項１】 半導体基板上に設けられた絶縁膜からな
る素子分離領域と、この素子分離領域を挟んで形成され
た素子形成領域と、前記素子分離領域に垂直な面を対称
として前記素子形成領域に形成された一対のＭＯＳトラ
ンジスタを有する半導体装置において、前記ＭＯＳトラ
ンジスタのゲート電極はドレイン領域を挟んで形成され
た平行な２本の電極から構成され、かつ少なくとも対称
面を有する前記素子分離領域側の前記２本のゲート電極
の端部は接続配線により接続されており、該接続配線の
少なくとも一部は前記素子形成領域上に延在しているこ
とを特徴とする半導体装置。 - 【請求項２】 接続配線はゲート電極と直交している請
求項１記載の半導体装置。 - 【請求項３】 接続配線は素子形成領域と素子分離領域
にまたがって形成されている請求項１又は請求項２記載
の半導体装置。 - 【請求項４】 接続配線はゲート電極と同一材料より形
成されている請求項１〜３のいずれかに記載の半導体装
置。 - 【請求項５】 接続配線を構成する材料はポリシリコン
と高融点金属のシリサイドである請求項４記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17912898A JP3166710B2 (ja) | 1998-06-25 | 1998-06-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17912898A JP3166710B2 (ja) | 1998-06-25 | 1998-06-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000012805A JP2000012805A (ja) | 2000-01-14 |
| JP3166710B2 true JP3166710B2 (ja) | 2001-05-14 |
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ID=16060488
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17912898A Expired - Fee Related JP3166710B2 (ja) | 1998-06-25 | 1998-06-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3166710B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9406663B2 (en) | 2013-01-23 | 2016-08-02 | Samsung Electronics Co., Ltd. | Semiconductor devices |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006013537A (ja) * | 2005-08-05 | 2006-01-12 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
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1998
- 1998-06-25 JP JP17912898A patent/JP3166710B2/ja not_active Expired - Fee Related
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