TW200411831A - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
TW200411831A
TW200411831A TW092112925A TW92112925A TW200411831A TW 200411831 A TW200411831 A TW 200411831A TW 092112925 A TW092112925 A TW 092112925A TW 92112925 A TW92112925 A TW 92112925A TW 200411831 A TW200411831 A TW 200411831A
Authority
TW
Taiwan
Prior art keywords
source
active layer
drain active
element isolation
isolation region
Prior art date
Application number
TW092112925A
Other languages
English (en)
Inventor
Toshiaki Iwamatsu
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of TW200411831A publication Critical patent/TW200411831A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

200411831 玫、發明說明： 【發明所屬之技術領域】 本發明有關於形成在半導體基板之表面之半導體裝置。 【先則技術】 形成在半導體基板之表面之半導體裝置，例如有M0S (Metal Oxide Semiconductor)電晶體。M0S 電晶體具有： 開極’形成在半導體基板上，作為控制電極；和源極/汲極 活性層’形成在半導體基板表面内之與閘極鄰接之位置。 另外’在半導體基板之表面，以氧化膜等形成包圍在源極/ 汲極活性層之周圍之元件隔離區域，利用元件隔離區域用 來規定源極/汲極活性層的形狀。 另外’與本申請案之發明有關之先前技術文獻資訊如下 所述。 [專利案文獻1 ] 曰本國專利案特開2 0 0 2 - 1 3 4 3 7 4號公報 [專利案文獻2 ] 曰本國專利案特開平9 - 1 5 3 6 0 3號公報 [非專利案文獻1 ] G. Scott 等，r NMOS Drive Current Reduction Caused by Transistor Layout and Trench Isolation Induced Stress」，（美國），IEDM，1999 【發明内容】 源極/汲極活性層一般在半導體基板表面之平面視圖 中，形成長方形之形狀。因此，假如包含有源極側和汲極 6
312/發明說明書(補件)/92-07/921129M 200411831 側雙方時，則源極/汲極活性層和元件隔離區域以包含有4 個位置之角部之境界進行接合。 但是，如上述非專利案文獻1所記載之方式，當進行半 導體裝置之微細化時，從元件隔離區域之端部（亦即源極/ 汲極活性層和元件隔離區域之境界部份）對源極/沒極活性 層施加之應力（s t r e s s )會增大，該應力會影響到Μ 0 S電晶 體之電特性。特別是在源極/汲極活性層之角部部份之應力 之影響會變大，該應力會造成載子移動度之減少和在汲極 —本體接面之洩漏電流之增大，會對Μ 0 S電晶體之電特性 造成很大之影響。 因此，即使欲提高M0S電晶體之電流驅動力，因為在角 部部份之應力，所以會有不能充分達到其目的之問題。 因此，本發明之目的是實現可以充分提高M0S電晶體之 電流驅動力之半導體裝置。 申請專利範圍第1項之發明是一種半導體裝置，具備有 MIS (Metal Insulator Semiconductor)電晶體，包含有形 成在半導體基板之表面内之源極/汲極活性層；和元件隔離 區域，在上述半導體基板之上述表面内形成接合在上述源 極/汲極活性層；在上述半導體基板之上述表面之平面視 圖，上述源極/汲極活性層和上述元件隔離區域，以包含至 少一個之鈍角或曲線之境界進行接合；和上述鈍角或曲線 是對上述半導體基板之上述表面之平面視圖之上述源極/ 汲極活性層之角部部份，施加斜切後之形狀。 【實施方式】 7 312/發明說明書(補件)/92-07/92112925 200411831 在本發明之實施形態中，經由對源極/汲極活性層之角部 進行斜切使其成為鈍角形狀，用來緩和在角部從元件隔離 區域對源極/沒極活性層施加之應力。 圖1和圖2表示本實施形態之半導體裝置之M0S電晶體 TR1。另外，圖2表示圖1中之剖斷線II — II之剖面。 如圖2所示，在本實施形態中，M0S電晶體TR1形成在 半導體基板上’該半導體基板包含有由秒基板構成之支持 基板 1，氧化膜層 2 和 SOI (Semiconductor On Insulator 或 Silicon On Insulator)層 32 o 另外，在圖2中顯示有閘極7 c下之閘極絕緣膜4 c，閘 極7 c側方之側壁絕緣膜8，閘極7 c和源極/汲極活性層 6 c 1，6 d 1上之矽化物化區域9 c、1 0 c、1 0 d，以及鄰接源極/ 汲極活性層6 c 1，6 d 1之元件隔離區域5 b。 如圖1所示，在該M0S電晶體TR1，在半導體基板之表 面之平面視圖，對源極/沒極活性層6 c 1，6 d 1之角部施加斜 切C N 1。利用該斜切C N 1，使源極/汲極活性層6 c 1，6 d 1和 元件隔離區域5 b之境界包含鈍角。其結果是在角部不會產 生銳角之部份，用來緩和從元件隔離區域5 b對源極/汲極 活性層6 c 1，6 d 1施加之應力。 因此，可以減小對Μ 0 S電晶體T R 1之電特性之影響，可 以實現電流驅動力被充分提高之M0S電晶體。
另外，M0S電晶體TR1之通道方向被配置成為圖1之方 向X1，平行於S 0 I層3 2之結晶方位< 1 0 0 >。經由將通道 方向配置成為與結晶方位< 1 0 0 >平行，可以將Ρ通道M0S 8 312/發明說明書(補件)/92-07/92112925 200411831 電晶體之電流驅動力提高1 5 %之程度，另外，亦知道 道效應也變小。 電流驅動力提南之理由是因為結晶方位< 1 0 0 >之1 之移動度大於結晶方位< 1 1 0 >者，短通道效應變小之 是因為結晶方位< 1 0 0 >之硼之擴散係數之值，小於結 位< 1 1 0 >者。 另外，對於斜切C N 1之形狀可以使其斜切面對平行 道方向之方位XI傾斜45° ，成為平行於方向X2。 如源極/汲極活性層6 c 1，6 d 1所示，要實現對角部施 斜切C N 1之形狀之活性層時，可以進行以下方式之處 元件隔離區域一般是使用光微影技術，熱氧化技術 道埋入技術形成。其中在利用光微影技術規定元件隔 域5b之形狀時，使形成在基板上之光阻之圖案形狀（ 有光阻之部份之形狀），成為與源極/汲極活性層6 c 1， 相同之斜切形狀。 如此一來，例如利用熱氧化法，可以使被光阻覆蓋 外之部份，形成元件隔離區域。然後，除去光阻，經 被元件隔離區域包圍之部份植入雜質，可以使源極/汲 性層6 c 1，6 d 1形成如圖1所示之在角部被施加過斜切 之形狀。 另外，如圖2所示，在該M0S電晶體TR1，在半導* 板之厚度方向，於源極/没極活性層6 c 1，6 d 1和元件隔 域5b之間之角部，亦被施加斜切RD。亦即，在源極/ 活性層6 c 1，6 d 1和元件隔離區域5 b之境界，包含有曲 312/發明說明書(補件)/92-07/92112925 短通 i洞 理由 晶方 於通 力口過 理。 或溝 壁區 殘留 6dl 之以 由對 極活 CN1 S基 離區 汲極 線部 9 200411831 份。經由施加該斜切RD，用來在角部不會產生銳角部份， 藉以缓和從元件隔離區域5 b對源極/汲極活性層 6 c 1，6 d 1 施加之應力。 因此，可以更進一步的減小對Μ 0 S電晶體T R 1之電特性 之影響，可以實現電流驅動力被充分提高之M0S電晶體。 在對半導體基板之厚度方向之源極/汲極活性層 6 c 1，6 d 1和元件隔離區域5 b之間之角部，施加斜切R D時， 例如可以利用上述方式之熱氧化法形成元件隔離區域 5 b。如一般習知者，使用熱氧化法使元件隔離區域5 b之角 部部份成為帶有圓形之形狀。利用此種構成，源極/汲極活 性層6 c 1，6 d 1和元件隔離區域5 b成為以包含有曲線之境界 接合。另外，除了曲線外，亦可以以至少含有一個鈍角之 境界接合（例如在具有錐形之溝道内形成元件隔離區域5 b 之情況等）。 另外，在本實施形態中，因為對角部施加斜切C N 1，所 以源極/汲極活性層6 c 1，6 d 1之面積，當與沒有斜切C N 1 之情況比較時，會稍微減小。當源極/汲極活性層 6 c 1，6 d 1 之面積減小時，可以與源極/汲極活性層6 c 1，6 d 1連接之接 觸栓塞之數目就減少，所以活性層一栓塞間之接觸電阻就 增大為其問題。 但是，假如在源極/汲極活性層6 c 1，6 d 1之表面形成矽化 物化區域1 0 c、1 0 d時，可以充分的抑制接觸電阻之增大。 另外，源極/汲極活性層6 c 1，6 d 1之幅度L 2可以成為接 觸栓塞C P之幅度L 1之例如3倍以上之程度。經由使源極/ 10 312/發明說明書(補件)/92-07/92112925 200411831 汲極活性層6 c 1，6 d 1之幅度L 2形成大於此程度，可以使接 觸不良難以產生。亦即，當使用光微影技術形成Μ 0 S電晶 體TR 1時，由光遮罩之偏移等之影響，接觸栓塞CP和源極 /汲極活性層6 c 1 , 6 d 1之對準多少會有偏移，即使在此情 況，亦可以使接觸栓塞C P形成從源極/汲極活性層6 c 1，6 d 1 突出之可能性減小。 另外，斜切C N 1之切取面中之閘極7 c側之端部E D 1之位 置，必須與接觸栓塞C P之閘極7 c側之端部之延長線L N 1 比較時，最好避免配置成更為接近閘極7 c。如此將會使源 極/汲極活性層6 c 1，6 d 1之面積縮小，而接觸電阻增大，或 者接觸栓塞C P形成從源極/汲極活性層6 c 1，6 d 1突出之可 能性增高。 另外，在圖1中是使源極/汲極活性層6 c 1，6 d 1之角部之 斜切C N 1成為直線之形狀，但是並不只限於此種形狀。例 如亦可以採用圖3所示之折線形狀之斜切C N 2，或圖4所 示之曲線形狀之斜切C N 3。 另外，在本實施形態中是顯示Μ 0 S電晶體T R 1之源極/ 汲極活性層之角部之斜切，但是M0S電晶體以外之其他之 半導體裝置亦可應用本發明。亦即，如同利用M0S構造之 電容器，或利用Ρ Ν接面之電·容器等，假如是利用形成在半 導體基板之表面内之活性層之半導體裝置，經由進行活性 層和元件隔離區域之境界所含之角部之斜切，可以減小對 電特性之影響。 另外，本發明亦可應用在電晶體之集合體TR 2，其中具 11
312/發明說明書(補件)/92-07/92112925 200411831 有如圖5所示之構造，在半導體基板上並排的形成多個之 閘極7 c 1〜7 c 3，在各個閘極間和兩端之閘極之鄰接部，形 成源極/沒極活性層6 d 2 a、6 c 2 a、6 d 2 b、6 c 2 b。當此種情 況，在各個閘極間之源極/汲極活性層6 c 2 a、6 d 2 b，因為 在上述方式之活性層和元件隔離區域之境界不存在有角 部，所以可以只在兩端之源極/汲極活性層 6 d 2 a、6 c 2 b進 行角部之斜切。 依照申請專利範圍第1項之發明時，在半導體基板之表 面之平面視圖，源極/汲極活性層和元件隔離區域，以至少 包含有一個鈍角或曲線之境界進行接合。因此，在源極/ 汲極活性層之角部不會產生銳角之部份，在境界之鈍角或 曲線之部份，可以緩和從元件隔離區域施加在源極/汲極活 性層之應力，可以減小對半導體裝置之電特性之影響。利 用此種構成可以實現電流驅動力被充分提高之Μ I S電晶 體。 【圖式簡單說明】 圖1是平面視圖，用來表示實施形態之半導體裝置。 圖2是剖面圖，用來表示實施形態之半導體裝置。 圖3是平面視圖，用來表示實施形態之半導體裝置之另 一實例。 圖4是平面視圖，用來表示實施形態之半導體裝置之另 一實例。 圖5是平面視圖，用來表示實施形態之半導體裝置之另 一實例。 12 312/發明說明書(補件)/92-07/92112925 200411831 【元件符號說明】· TRl M0S電晶體 TR2 電晶體之集合體 CN1 斜切部分 RD 斜切部分 L 2 源極/汲極活性層6 c 1，6 c 2之幅度 CP 接觸栓塞 L 1 接觸栓塞C P之幅度 EDI 閘極7 c之端部 LN1 延長線 1 支持基板 2 氧化膜 4c 閘極絕緣膜 5 b 元件隔離區域 5d 元件隔離區域 6 c 1 源極/汲極活性層 6 d 1 源極/汲極活性層 6 c 2 a 源極/汲極活性層 6 d 2 a 源極/汲極活性層 6 c 2 b 源極/汲極活性層 6 d 2 b 源極/汲極活性層 7 c 1〜7 c 3閘極 8 側壁絕緣膜 9c 矽化物化區域 13 312/發明說明書(補件)/92-07/921〗2925 200411831 1 0 c 1 Od 32 矽化物化區域 矽化物化區域 SOI層 14 312/發明說明書(補件)/92-07/92112925

Claims (1)

  1. 200411831 拾、申請專利範圍： 1. 一種半導體裝置，其特徵是具備有： MIS (Metal Insulator Semiconductor)電晶體，包 形成在半導體基板之表面内之源極/汲極活性層；和 元件隔離區域，在上述半導體基板之上述表面内形 合在上述源極/汲極活性層； 在上述半導體基板之上述表面之平面視圖，上述源 汲極活性層和上述元件隔離區域，以包含至少一個之 或曲線之境界進行接合；和 上述鈍角或曲線是對上述半導體基板之上述表面之 視圖之上述源極/汲極活性層之角部部份，施加斜切後 狀。 2. 如申請專利範圍第1項之半導體裝置，其中在上 導體基板之厚度方向，上述源極/汲極活性層和上述元 離區域，以包含有至少一個之鈍角或曲線之境界進行才 312/發明說明書(補件)/92-07/92112925 含有 成接 極/ 鈍角 平面 之形 述半 件隔 ^合0 15
TW092112925A 2002-12-18 2003-05-13 Semiconductor device TW200411831A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002366550A JP2004200372A (ja) 2002-12-18 2002-12-18 半導体装置

Publications (1)

Publication Number Publication Date
TW200411831A true TW200411831A (en) 2004-07-01

Family

ID=32463470

Family Applications (1)

Application Number Title Priority Date Filing Date
TW092112925A TW200411831A (en) 2002-12-18 2003-05-13 Semiconductor device

Country Status (7)

Country Link
US (1) US20040119133A1 (zh)
JP (1) JP2004200372A (zh)
KR (1) KR20040054468A (zh)
CN (1) CN1508882A (zh)
DE (1) DE10338481A1 (zh)
FR (1) FR2849274A1 (zh)
TW (1) TW200411831A (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006165406A (ja) * 2004-12-10 2006-06-22 Renesas Technology Corp 半導体装置およびその製造方法
JP4863770B2 (ja) * 2006-05-29 2012-01-25 セイコーインスツル株式会社 半導体装置の製造方法および半導体装置
KR101743527B1 (ko) 2010-08-11 2017-06-07 삼성전자주식회사 반도체 소자 및 그 제조 방법
JP5649478B2 (ja) * 2011-02-16 2015-01-07 三菱電機株式会社 半導体装置及びその試験方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW209308B (en) * 1992-03-02 1993-07-11 Digital Equipment Corp Self-aligned cobalt silicide on MOS integrated circuits
JP3514500B2 (ja) * 1994-01-28 2004-03-31 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US5573961A (en) * 1995-11-09 1996-11-12 Taiwan Semiconductor Manufacturing Company Ltd. Method of making a body contact for a MOSFET device fabricated in an SOI layer
JPH1050994A (ja) * 1996-08-05 1998-02-20 Sharp Corp 半導体装置の製造方法
US5972758A (en) * 1997-12-04 1999-10-26 Intel Corporation Pedestal isolated junction structure and method of manufacture
US6476445B1 (en) * 1999-04-30 2002-11-05 International Business Machines Corporation Method and structures for dual depth oxygen layers in silicon-on-insulator processes
EP1291924A1 (en) * 2001-09-10 2003-03-12 STMicroelectronics S.r.l. MOS semiconductor device having a body region

Also Published As

Publication number Publication date
CN1508882A (zh) 2004-06-30
KR20040054468A (ko) 2004-06-25
US20040119133A1 (en) 2004-06-24
DE10338481A1 (de) 2004-07-15
FR2849274A1 (fr) 2004-06-25
JP2004200372A (ja) 2004-07-15

Similar Documents

Publication Publication Date Title
JP3246753B2 (ja) 縦形トランジスタ
US8035112B1 (en) SIC power DMOSFET with self-aligned source contact
EP3217432B1 (en) Semiconductor device capable of high-voltage operation
JP2001352057A (ja) 半導体装置、およびその製造方法
CN101017851B (zh) 半导体器件及其制造方法
US9728616B2 (en) High-voltage metal-oxide-semiconductor transistor device and manufacturing method thereof
JP2002261292A (ja) 半導体装置及びその製造方法
KR20060108493A (ko) 반도체장치 및 그 제조방법
JP2007053316A (ja) Ｅｓｄ保護素子
JP2000196090A (ja) ダブルゲ―ト構造を持つｓｏｉ素子及びその製造方法
JPH03285351A (ja) Ｃｍｉｓ型半導体装置およびその製造方法
JP2667465B2 (ja) 半導体装置
TW200411831A (en) Semiconductor device
JP4567949B2 (ja) 半導体装置
TW200924071A (en) Semiconductor device and method of manufacturing the same
TW455998B (en) Semiconductor device
US6709936B1 (en) Narrow high performance MOSFET device design
JP2002289697A (ja) 相補型絶縁ゲート型トランジスタ
JP4604492B2 (ja) Ｓｏｉ半導体集積回路装置及びその製造方法
JPH04256369A (ja) 半導体装置
US20100001352A1 (en) Semiconductor device and method of manufacturing the same
JPS61207051A (ja) 半導体装置
JP3336933B2 (ja) 半導体装置及び半導体装置の製造方法
TW519747B (en) Electrostatic discharge protection device and its manufacturing method
JPH08162524A (ja) 半導体装置及びその製造方法