JPWO2020137243A1 - 半導体装置およびその製造方法 - Google Patents
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Abstract
半導体装置は、半導体基板（１）上にゲート絶縁膜（４）を介し形成されたゲート電極（５）と、半導体基板（１）のゲート電極（５）の一方に設けられたオフセットドレイン層（２）及びその上のドレイン層（７）と、他方に設けられたソース層（８）とを備える。半導体基板（１）上を覆う保護膜（９）と、その上に設けられ、オフセットドレイン層（２）の上方に位置する部分を有するフィールドプレート（１３）と、オフセットドレイン層（２）上方に、フィールドプレート（１３）に接続され、オフセットドレイン層（２）に達することを避け保護膜（９）中に設けられたフィールドプラグ（１２）とを備える。
Description
本開示は、半導体装置およびその製造方法に関する。
半導体装置に設けられるＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）において、そのゲート電極、ソース層、ドレイン層等を覆う絶縁膜上にフィールドプレートを設けることが知られている。フィールドプレートは、ソース電極と電気的に接続するか（特許文献１）、又は、ドレイン電極と電気的に接続する（特許文献２）。また、ドレイン層上にＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜を介してポリシリコン層を形成し、当該ポリシリコン層とフィールドプレートとを電気的に接続することも知られている（特許文献３）。各特許文献では、これらの構成により、ゲート電極とドレイン層との電位差が大きくなった場合等においてもドレイン層上方の電位が安定し、装置の信頼性が向上するとされている。
しかしながら、特許文献１及び特許文献２の半導体製造では、ドレイン層上方における電位の安定は不十分であり、装置の信頼性は満足できるものではなかった。また、特許文献３の構成の場合、ＬＯＣＯＳ酸化という熱処理工程の追加を要するので、同時形成される他の半導体素子等への影響が無視できない。更に、ドレイン側からソース側への電流パスがＬＯＣＯＳ酸化膜の下を通らなければならず、経路が長くなるので、電流能力が低下する。
以上に鑑みて、本開示では、熱処理工程を追加すること無しに、ＦＥＴにおいてより信頼性を向上し且つ性能を高めることが可能な半導体製造及びその製造方法を説明する。
本開示の半導体装置は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、半導体基板におけるゲート電極の一方に設けられたオフセットドレイン層及びオフセットドレイン層上に設けられたドレイン層と、半導体基板におけるゲート電極の他方に設けられたソース層と、記半導体基板上を覆う保護膜とを備える。半導体装置は更に、保護膜上に設けられ、少なくともオフセットドレイン層の上方に位置する部分を有するフィールドプレートと、オフセットドレイン層上方において、フィールドプレートに接続され、且つ、オフセットドレイン層に達することを避けて保護膜中に設けられたフィールドプラグとを備える。
本開示の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介して設けられたゲート電極及び半導体基板におけるゲート電極の一方に位置するオフセットドレイン層を形成する工程と、半導体基板におけるゲート電極の他方にソース層を形成すると共に、オフセットドレイン層上にドレイン層を形成する工程と、ソース層及びドレイン層上を含む前記半導体基板上を覆う保護膜を形成する工程とを含む。半導体装置の製造方法は更に、オフセットドレイン層の上方において、オフセットドレイン層に達することを避けて保護膜中にフィールドプラグを形成する工程と、保護膜上に、フィールドプラグと接続されたフィールドプレートを形成する工程とを備える。
本開示の半導体装置によると、オフセットドレイン層上の保護膜内にフィールドプラグを備えることにより、オフセットドレイン層近傍における電位が安定し、その結果として半導体装置の信頼性が向上する。
以下、本開示の実施形態について図面を参照しながら説明する。
（第１の実施形態）
図１は、本開示の第１の実施形態の例示的半導体装置３１を模式的に示す図である。半導体装置３１は、ｐ型の半導体層を有する半導体基板１を用いて形成されている。半導体基板１上にはゲート絶縁膜４を介してゲート電極５が設けられている。半導体基板１におけるゲート電極の一方には、半導体基板１よりも不純物の濃度が高いｐ型のボディ層３と、当該ボディ層３上に設けられたｎ型のソース層８とが形成されている。半導体基板１におけるゲート電極５の他方には、ｎ型のオフセットドレイン層２と、当該オフセットドレイン層２上に設けられ、オフセットドレイン層２よりも不純物の濃度が高いｎ型のドレイン層７とが設けられている。
図１は、本開示の第１の実施形態の例示的半導体装置３１を模式的に示す図である。半導体装置３１は、ｐ型の半導体層を有する半導体基板１を用いて形成されている。半導体基板１上にはゲート絶縁膜４を介してゲート電極５が設けられている。半導体基板１におけるゲート電極の一方には、半導体基板１よりも不純物の濃度が高いｐ型のボディ層３と、当該ボディ層３上に設けられたｎ型のソース層８とが形成されている。半導体基板１におけるゲート電極５の他方には、ｎ型のオフセットドレイン層２と、当該オフセットドレイン層２上に設けられ、オフセットドレイン層２よりも不純物の濃度が高いｎ型のドレイン層７とが設けられている。
また、ゲート電極５の側壁を覆うように、例えばシリコン窒化物からなるサイドウォール６が形成されている。更に、半導体基板１上に、ゲート電極５、ソース層８、ドレイン層７等を覆うように、例えばシリコン酸化物からなる保護膜９が設けられている。
保護膜９には、ソース層８に達するソースホールが設けられ、例えばタングステンである伝導性材料が埋め込まれてソースコンタクトプラグ１１が設けられている。同様に、保護膜９に、ドレイン層７に達するドレインホールがタングステン等で埋め込まれてドレインコンタクトプラグ１０が設けられている。
保護膜９上において、ソースコンタクトプラグ１１に接続されたソース電極１５が設けられている。また、保護膜９上において、オフセットドレイン層２の上方にフィールドプレート１３が設けられている。フィールドプレート１３は、ソース電極１５と接続されている。更に、保護膜９上において、ドレインコンタクトプラグ１０に接続されたドレイン電極１４が設けられている。
オフセットドレイン層２の上方において、保護膜９にフィールドホール１２ａが設けられている。フィールドホール１２ａは、オフセットドレイン層２の近傍にまで延び、但しオフセットドレイン層２に達することを避けて形成されている。当該フィールドホール１２ａにタングステン等の導電性材料が埋め込まれて、保護膜９中にフィールドプラグ１２が形成されている。
フィールドプラグ１２は、フィールドプレート１３に接続されている。従って、フィールドプラグ１２は、フィールドプレート１３、ソース電極１５、ソースコンタクトプラグ１１を介してソース層８と電気的に接続されている。
以上のような半導体装置３１において、フィールドプラグ１２がソース層８に電気的に接続されているので、フィールドプラグ１２はソース層８と同電位に維持される。オフセットドレイン層２の近傍にまで延びるフィールドプラグ１２の電位が固定されているので、オフセットドレイン層２の上方における電位が安定し、半導体装置３１の信頼性が向上する。
図１３に、具体的な効果の例を示す。一般に、半導体装置において、ＨＣＩ（Hot Carrier Injection）試験を行うと、電流能力が劣化する。これは、ＨＣＩ試験中に発生した高エネルギー状態の電子やホールにより、シリコンと酸化膜の界面にある結合（ダングリングボンド）が切断され、トラップが生成されることが原因である。生成されたトラップには、電子やホールが容易に捕獲され、帯電状態になることで半導体装置内部の電位が不安定化し特性が変動する。
尚、図１３に示す従来例１とは、図１の半導体装置３１と同様の構成であるが、フィールドプラグ１２を備えない半導体装置である。従来例１について、ＨＣＩ試験後の電流能力の劣化は６％程度である。これに対し、本実施形態の半導体装置３１の場合（実施例１）では劣化は３％程度であった。つまり、劣化の程度は概ね半減している。これは、フィールドプラグ１２を設けてオフセットドレイン層２の上方における電位を安定させた効果と考えられる。
（第２の実施形態）
次に、本開示の第２の実施形態を説明する。図２は、本実施形態の例示的半導体装置３２を模式的に示す図である。半導体装置３２は、図１に示す第１の実施形態の半導体装置３１と同様の構成を含む。そこで、そのような構成については、図２において図１と同じ符号を付している。以下では、主に相違点を説明する。
次に、本開示の第２の実施形態を説明する。図２は、本実施形態の例示的半導体装置３２を模式的に示す図である。半導体装置３２は、図１に示す第１の実施形態の半導体装置３１と同様の構成を含む。そこで、そのような構成については、図２において図１と同じ符号を付している。以下では、主に相違点を説明する。
図１の半導体装置３１では、フィールドプレート１３はソース電極１５と接続されている。これに対し、図２の半導体装置３２では、フィールドプレート１３はソース電極１５とは接続されずに設けられている。また、ゲート電極５に達するように保護膜９に設けられたゲートホールに例えばタングステンを埋め込むことにより、ゲートコンタクトプラグ１６が形成されている。ゲートコンタクトプラグ１６は、フィールドプレート１３と接続されている。従って、オフセットドレイン層２の上方に設けられているフィールドプラグ１２は、フィールドプレート１３及びゲートコンタクトプラグ１６を介してゲート電極５と電気的に接続されている。
以上のような半導体装置３２において、フィールドプラグ１２がゲート電極５に電気的に接続されているので、フィールドプラグ１２はゲート電極５と同電位に維持される。オフセットドレイン層２の近傍にまで延びるフィールドプラグ１２の電位が固定されているので、オフセットドレイン層２の上方における電位が安定し、半導体装置３２の信頼性が向上する。
図１３に、具体的な効果の例を示す。従来例では電流能力のＨＣＩ試験後の劣化は６％程度であるのに対し、本実施形態の半導体装置３２の場合（実施例２）では劣化は３．２％程度である。従って、本実施形態においても、劣化の程度は概ね半減している。
（第３の実施形態）
次に、本開示の第３の実施形態を説明する。図３は、本実施形態の例示的半導体装置３３を模式的に示す図である。半導体装置３３は、図１に示す第１の実施形態の半導体装置３１と同様の構成を含む。そこで、そのような構成については、図３において図１と同じ符号を付している。以下では、主に相違点を説明する。
次に、本開示の第３の実施形態を説明する。図３は、本実施形態の例示的半導体装置３３を模式的に示す図である。半導体装置３３は、図１に示す第１の実施形態の半導体装置３１と同様の構成を含む。そこで、そのような構成については、図３において図１と同じ符号を付している。以下では、主に相違点を説明する。
図１の半導体装置３１では、保護膜９に対してオフセットドレイン層２に達するのを避けてフィールドホール１２ａが形成され、当該フィールドホール１２ａを銅等で埋め込むことによってフィールドプラグ１２が形成されている。ここで、フィールドホール１２ａがオフセットドレイン層２に達するのを避けるためには、フィールドホール１２ａの下方に十分に保護膜９が残っている段階でエッチングを終える等の操作を行う。
これに対し、図３の半導体装置３３では、オフセットドレイン層２上を覆う拡張サイドウォール６ａが形成され、当該拡張サイドウォール６ａに達するように、保護膜９に対してフィールドホール１２ａが形成されている。フィールドホール１２ａには銅等が埋め込まれ、これによりフィールドプラグ１２が形成されている。
拡張サイドウォール６ａは、ゲート電極５のドレイン側の側壁を覆うサイドウォール６について、オフセットドレイン層２上にまで拡張して形成されたものである。保護膜９を例えばシリコン酸化膜により形成する場合、サイドウォール６（拡張サイドウォール６ａ）は異なる材料、例えばシリコン窒化膜により形成する。このようにすると、所定の方法によりエッチングを行うと、保護膜９と拡張サイドウォール６ａとではエッチングレートが大きく異なるようにすることができる。
これにより、保護膜９をエッチングしてフィールドホール１２ａを形成する際、拡張サイドウォール６ａがエッチングストップ層として機能するので、フィールドホール１２ａがオフセットドレイン層２に達してしまうことを確実に回避できる。従って、フィールドホール１２ａ内に形成するフィールドプラグ１２について、オフセットドレイン層２と接触して短絡することをより確実に避けることができる。また、図１の半導体装置３１の場合に比べて、フィールドプラグ１２の下面をオフセットドレイン層２上面に近づけることができる。例えば、本実施形態では、オフセットドレイン領域２上において拡張サイドウォール６ａの膜厚は６０ｎｍ程度であり、フィールドプラグ１３とオフセットドレイン領域２との距離はこの寸法にゲート絶縁膜４の厚み約１０ｎｍを加えて７０ｎｍ程度となる。となる。これに対し、第１の実施形態では、フィールドプラグ１３とオフセットドレイン領域２との距離は１５０ｎｍ程度となっている。
以上から、図１の半導体装置３１に比べて、オフセットドレイン層２の上方における電位を安定させる効果をより確実且つ容易に実現できる。
図１４に、具体的な効果の例を示す。ここでも、従来例１は、図１の半導体装置３１と同様の構成であるが、フィールドプラグ１２を備えない半導体装置の場合である。従来例１ではＨＣＩ試験後の電流能力の劣化は６．１％程度であるのに対し、本実施形態の半導体装置３３の場合（実施例３）、劣化は１．３％程度である。つまり、劣化の程度は５分の１近くまで低減されている。また、第１の実施形態の半導体装置３１（図１３の実施例１）では劣化は３％程度であるから、これに比べても顕著に劣化は抑制されている。これは、拡張サイドウォール６ａを設けることにより、第１の実施形態に比べてフィールドプラグ１２をオフセットドレイン層２の近づけることができた結果と考えられる。
（第４の実施形態）
次に、本開示の第４の実施形態を説明する。図４は、本実施形態の例示的半導体装置３４を模式的に示す図である。半導体装置３４は、図２に示す第２の実施形態の半導体装置３２と同様の構成を含む。そこで、そのような構成については、図４において図２と同じ符号を付している。以下では、主に相違点を説明する。
次に、本開示の第４の実施形態を説明する。図４は、本実施形態の例示的半導体装置３４を模式的に示す図である。半導体装置３４は、図２に示す第２の実施形態の半導体装置３２と同様の構成を含む。そこで、そのような構成については、図４において図２と同じ符号を付している。以下では、主に相違点を説明する。
図４の半導体装置３４では、図２の半導体装置３２と同様にフィールドプレート１３がゲート電極５と電気的に接続されており、且つ、フィールドプラグ１２は拡張サイドウォール６ａに達するように形成されている。
このような構成においても、図２の半導体装置３２と同様に、フィールドプラグ１２の電位をゲート電極５の電位に固定されるのでオフセットドレイン層２の上方における電位が安定し、半導体装置３４の信頼性が向上する。また、図３の半導体装置３３と同様に、拡張サイドウォール６ａを利用してフィールドプラグ１２をオフセットドレイン層２の上面に近づけることができる。
図１４に、具体的な効果の例を示す。従来例１についてのＨＣＩ試験後の劣化は６．１％程度であるのに対し、本実施形態の半導体装置３４の場合（実施例４）、劣化は１．１％程度である。つまり、劣化の程度は５分の１以下に低減されている。また、第２の実施形態の場合（図１３の実施例２）では劣化は３．１％程度であるから、これに比べても顕著に劣化は抑制されている。これは、拡張サイドウォール６ａを設けることにより、第１の実施形態に比べてフィールドプラグ１２をオフセットドレイン層２の近づけることができた結果と考えられる。
（半導体装置の製造方法）
次に、図３に示す第３の実施形態の半導体装置３３を例として、本開示の半導体装置の製造方法を説明する。
次に、図３に示す第３の実施形態の半導体装置３３を例として、本開示の半導体装置の製造方法を説明する。
まず、図５に示す工程を説明する。ここでは、ｐ型の半導体層を有する半導体基板１を準備し、その表面に、例えばシリコン酸化膜としてゲート絶縁膜４を形成する。更に、ゲート絶縁膜４上に所定のパターンを有するフォトレジスト２１を形成する。このためには、レジストの塗布、露光、現像等のステップを行う。
更に、形成したフォトレジスト２１をマスクとして利用し、半導体基板１にＡｓ（ヒ素）、Ｐ（リン）等のｎ型不純物をイオン注入により導入する。これにより、オフセットドレイン層２が形成される。注入の条件としては、例えば、注入イオンとしてＰ（リン）を用い、注入エネルギーを２０〜２５０ｋｅＶ、ドーズ量を１×１０１２〜５×１０１２／ｃｍ２、注入角度（半導体基板１の主面の放線に対して成す角度）を７°としても良い。これにより、オフセットドレイン層２は１×１０１７〜４×１０１７／ｃｍ３程度の不純物を含むようになる。
この後、フォトレジスト２１を一般的な手段により除去する。
次に、図６に示す工程を説明する。ここでは、ゲート電極５を形成する。このためには、ゲート絶縁膜４上にゲート電極５の材料（例えばポリシリコン）からなるゲート材料層を形成する。その後、ゲート材料層の上にゲート電極５のパターンに応じたフォトレジスト（図示は省略）を形成し、エッチングによりゲート材料層をパターニングしてゲート電極５を形成する。図６に示す通り、ゲート電極５は、オフセットドレイン層２の端部の一部と重複するように配置する。
次に、図７に示す工程を説明する。ここでは、ｐ型のボディ層３を形成する。このために、オフセットドレイン層２上及びゲート電極５の一部上にわたってフォトレジスト２２を形成する。次に、フォトレジスト２２及びゲート電極５をマスクとして利用し、ゲート電極５に対してオフセットドレイン層２とは反対側において、半導体基板１にｐ型の不純物として例えばＢ（ホウ素）を導入する。このためのイオン注入の条件としては、例えば、注入イオンとしてＢ（ホウ素）を用い、注入エネルギーを２０〜２００ｋｅＶ、ドーズ量を１×１０１２〜２×１０１３／ｃｍ２としても良い。また、注入角度を例えば２５°として、ゲート電極５の下方にもボディ層３が延びるようにする。これにより、オフセットドレイン層２は２×１０１７〜５×１０１７／ｃｍ３程度の不純物を含むようになる。
この後、フォトレジスト２２を除去する。
次に、図８の工程を説明する。ここでは、オフセットドレイン層２、ボディ層３及びゲート電極５を覆うように、シリコン窒化膜等の材料膜６ｂを形成する。これは、例えばＣＶＤ（chemical vapor deposition、化学気相蒸着）法により行っても良い。また、材料膜６ｂは、オフセットドレイン層２上において膜厚４０〜８０ｎｍ程度になるように形成する。
次に、図９の工程を説明する。ここでは、材料膜６ｂをパターニングして、ゲート電極５のボディ層３側の側壁を覆うサイドウォール６と、ゲート電極５のオフセットドレイン層２側の側壁及びオフセットドレイン層２の所定領域を覆う拡張サイドウォール６ａとを形成する。
このためには、まず、図８における材料膜６ｂ上の拡張サイドウォール６ａを形成する領域にフォトレジスト２３を形成する。続いて、異方性エッチング等により、フォトレジスト２３によって覆われていない部分の材料膜６ｂを除去する。この際、異方性エッチングを用いることにより、ゲート電極５の上面、ボディ層３及びオフセットドレイン層２を覆う部分の材料膜６ｂが除去された時点では、ゲート電極５のボディ層３側の側壁にサイドウォール６が残される。この後、フォトレジスト２３を除去することにより、拡張サイドウォール６ａが形成される。
次に、図１０の工程を説明する。ここでは、半導体基板１の前面に対して、ｎ型不純物をイオン注入する。これにより、拡張サイドウォール６ａに覆われていない部分のオフセットドレイン層２にドレイン層７が形成されると共に、ボディ層３上にソース層８が形成される。この際のイオン注入の条件は、例えば、注入イオンとしてＡｓ（ヒ素）を用い、注入エネルギーを４０ｋｅＶ、ドーズ量を５×１０１５／ｃｍ２、注入角度を０°としても良い。これにより、ソース層８及びドレイン層７は５×１０２１／ｃｍ３程度の不純物を含むようになる。
次に、図１１の工程を説明する。ここでは、半導体基板１上を覆う保護膜９を形成する。続いて、保護膜９上にフォトレジスト２４を形成する。フォトレジスト２４は、フィールドプラグ１２、ソースコンタクトプラグ１１及びドレインコンタクトプラグ１０の位置が開口されたパターンを有する。更に、フォトレジスト２４をマスクとして保護膜９をエッチングして、フィールドプラグ１２を形成するためのフィールドホール１２ａと、ソースコンタクトプラグ１１及びドレインコンタクトプラグ１０を形成するためのソースホール及びドレインホールをそれぞれ形成する。この後、フォトレジスト２４を除去する。
次に、図１２の工程を説明する。ここでは、図１１の工程にて形成したホール（フィーリルドホール１２ａ、ソースホール、ドレインホール）にタングステン等の材料を埋め込んでフィールドプラグ１２、ソースコンタクトプラグ１１及びドレインコンタクトプラグ１０を形成する。更に、保護膜９上に、銅等をパターニングして、ソース電極１５、フィールドプレート１３及びドレイン電極１４を形成する。
以上により、図３の半導体装置３３が製造される。このような方法によると、フィールドプラグ１２を備えない従来の半導体装置の製造工程に対し、工程の追加は抑制されている。つまり、フィールドホール１２ａの形成及びフィールドプラグ１２の形成は、ソースコンタクトプラグ１１及びドレインコンタクトプラグ１０を形成するためのフィールドホールの形成工程及びタングステン等の埋め込み工程と同時に行うことができる。従って、製造コスト等の増加を抑制できる。
尚、上記の工程を一部変更することにより、実施形態１、２及び４の半導体装置を製造することができる。
例えば、図４の半導体装置３４を形成するためには、図１１の工程においてゲート電極５上に達するゲートホールを設けると共に、当該ゲートホールに図１２の工程にてタングステン等を埋め込んでゲートコンタクトプラグ１６を形成する。また、ソース電極１５、フィールドプレート１３及びドレイン電極１４のパターンを変更する。これにより、半導体装置３４を製造することができる。
また、図１及び図２の半導体装置３１及び３２を形成するには、保護膜９に対し、オフセットドレイン層２に達しないフィールドホール１２ａを形成する。これは、エッチングの処理時間を設定する等により実現できる。
尚、以上に開示した数値範囲、材料、導電型等について、いずれも例示するものであり、これらに限定されることは無い。
本開示の技術は、信頼性の向上した半導体装置及びその製造方法として有用である。
６ａ 拡張サイドウォール
６ｂ 材料膜
７ ドレイン層
８ ソース層
９ 保護膜
１０ ドレインコンタクトプラグ
１１ ソースコンタクトプラグ
１２ フィールドプラグ
１２ａ フィールドホール
１３ フィールドプレート
１４ ドレイン電極
１５ ソース電極
１６ ゲートコンタクトプラグ
２１ フォトレジスト
２２ フォトレジスト
２３ フォトレジスト
２４ フォトレジスト
３１ 半導体装置
３２ 半導体装置
３３ 半導体装置
３４ 半導体装置
６ｂ 材料膜
７ ドレイン層
８ ソース層
９ 保護膜
１０ ドレインコンタクトプラグ
１１ ソースコンタクトプラグ
１２ フィールドプラグ
１２ａ フィールドホール
１３ フィールドプレート
１４ ドレイン電極
１５ ソース電極
１６ ゲートコンタクトプラグ
２１ フォトレジスト
２２ フォトレジスト
２３ フォトレジスト
２４ フォトレジスト
３１ 半導体装置
３２ 半導体装置
３３ 半導体装置
３４ 半導体装置
Claims (7)
- 半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板における前記ゲート電極の一方に設けられたオフセットドレイン層及び前記オフセットドレイン層上に設けられたドレイン層と、
前記半導体基板における前記ゲート電極の他方に設けられたソース層と、
前記半導体基板上を覆う保護膜と、
前記保護膜上に設けられ、少なくとも前記オフセットドレイン層の上方に位置する部分を有するフィールドプレートと、
前記オフセットドレイン層上方において、前記フィールドプレートに接続され、且つ、前記オフセットドレイン層に達することを避けて前記保護膜中に設けられたフィールドプラグとを備えることを特徴とする半導体装置。 - 請求項１の半導体装置において、
前記フィールドプラグは、ソース層又はゲート電極と電気的に接続されていることを特徴とする半導体装置。 - 請求項１又は２の半導体装置において、
前記オフセットドレイン層の一部及び前記ゲート電極の前記ドレイン層側の側壁を連続して覆うように設けられ、前記保護膜とは異なる材料からなる拡張サイドウォールを更に備え、
前記フィールドプラグは、前記保護膜の上面から前記拡張サイドウォールに達するように設けられていることを特徴とする半導体装置。 - 半導体基板上にゲート絶縁膜を介して設けられたゲート電極及び前記半導体基板における前記ゲート電極の一方に位置するオフセットドレイン層を形成する工程と、
前記半導体基板における前記ゲート電極の他方にソース層を形成すると共に、前記オフセットドレイン層上にドレイン層を形成する工程と、
前記ソース層及び前記ドレイン層上を含む前記半導体基板上を覆う保護膜を形成する工程と、
前記オフセットドレイン層の上方において、前記オフセットドレイン層に達することを避けて前記保護膜中にフィールドプラグを形成する工程と、
前記保護膜上に、前記フィールドプラグと接続されたフィールドプレートを形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 請求項４の半導体装置の製造方法において、
前記保護層中に、前記ソース層に達するソースコンタクトプラグを形成する工程と、
前記保護層上に、前記ソースコンタクトプラグに接続されたソース電極を形成する工程を更に備え、
前記フィールドプレートは、前記ソース電極に接続されるように形成されることを特徴とする半導体装置の製造方法。 - 請求項４の半導体装置の製造方法において、
前記保護層中に、前記ゲート電極に達するゲートコンタクトプラグを形成する工程を更に備え、
前記フィールドプレートは、前記ゲートコンタクトプラグに接続されるように形成されることを特徴とする半導体装置の製造方法。 - 請求項４〜６のいずれか１つの半導体装置の製造方法において、
前記ソース層及び前記ドレイン層を形成する工程の前に、前記オフセットドレイン層の一部及び前記ゲート電極の前記オフセットドレイン層側の側壁を連続して覆うように、前記保護膜とは異なる材料からなる拡張サイドウォールを形成する工程を更に備え、
前記フィールドプラグは、前記拡張サイドウォールに達するように形成することを特徴とする半導体装置の製造方法。
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