KR20120140411A - 전력 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
전력 반도체 소자 및 그 제조 방법이 개시된다. 반도체 소자의 제조 방법은, 제1 도전형의 반도체 기판의 상부에 셀 구조를 형성하는 단계; 상기 제1 도전형의 반도체 기판의 배면을 통해 제2 도전형의 이온 주입 및 액티베이션 공정을 진행하여 전극 영역을 형성하는 단계; 및 상기 반도체 기판의 농도보다 상대적으로 높은 제1 도전형의 이온 주입 및 액티베이션 공정을 진행하여 상기 셀 구조의 하부 및 상기 전극 영역의 상부에 고농도의 이온 영역을 형성하는 단계를 포함할 수 있다. 본 발명에 의해, 전극 영역(예를 들어, P형 컬렉터 영역)의 형성 공정 조건에 구애받지 않고 필드 스톱층이 형성될 수 있어 안정적인 항복 전압 특성 및 소자 특성을 최적화할 수 있다.
Description
본 발명은 전력 반도체 소자 및 그 제조 방법에 관한 것이다.
전력전자분야에서 반도체 소자는 중요한 요소로서, 예를 들어 절연게이트 바이폴라 트랜지스터(IGBT), 전력용 금속-산화물-반도체 전계효과트랜지스터(전력용 MOSFET) 및 여러 형태의 사이리스터 등의 반도체 소자는 자동차 응용분야뿐 아니라 다양한 산업 분야의 다양한 요구(예를 들어, 높은 절연 전압, 낮은 도통 손실, 스위칭 속도, 낮은 스위칭 손실 등)에 충족되도록 개발되고 있다.
최근 고전력 MOSFET의 고속 스위칭(switching) 특성과 BJT(Bipolar Junction Transistor)의 대전력 특성을 겸비한 전력 반도체 소자로서 IGBT(Insulated Gate Bipolar Transistor)가 관심 받고 있다.
다양한 형태의 IGBT 구조 중 필드 스톱(FS, Field Stop) 형태의 IGBT(즉, FS IGBT)는 소프트 펀치 쓰루(soft punch through) 형태의 IGBT로 이해될 수 있다. FS IGBT는 NPT(Non-Punch Through) IGBT 기술과 PT IGBT 기술의 조합이라 할 수 있고, 이에 따라 해당 기술들의 장점들, 예를 들어 낮은 포화 컬렉터 전압(Vce,sat), 빠른 스위칭 속도, 용이한 병렬 운전, 견고함(ruggedness) 등의 장점을 가지는 것으로 알려져 있다.
FS IGBT의 필드 스톱층은 에피 웨이퍼나 확산 웨이퍼를 사용하여 형성하였지만 웨이퍼의 가격이 높은 단점이 있어 최근에는 반도체 기판의 배면을 통해 이온 주입하여 필드 스톱 층을 형성하는 방법이 사용되고 있다. 일반적으로 N형 불순물로 사용되는 인(Phosphorus)나 비소(Arsenic)는 원자의 무게가 크기 때문에 수 um 이상의 영역에 접합이 형성되도록 이온 주입이 힘들기 때문에 대신 양성자(proton)을 이용하는데 양성자(proton)은 열처리 온도가 너무 높아 완전히 액티베이션되는 경우에는 N형 불순물로 작용을 하지 못하기 때문에 적당한 온도에서의 열처리가 필요하다. 따라서, 수 um 이상의 특정 깊이에 양성자 이온을 주입한 후, 300 ~ 500도 사이에서 액티베이션(activation, 激活)하여야 주입된 이온이 활성화되어 N 도전형 필드 스톱층으로 기능할 수 있다.
이때 반도체 기판의 배면에 형성되는 P형 컬렉터 영역(즉, 전극 영역) 또한 이온 주입 및 확산 과정에 의해 형성하기 때문에, 주입된 도펀트(dopant)의 활성화가 요구되고 이를 위해 적절한 액티베이션 공정이 진행되어야 한다. 일반적으로 컬렉터 영역을 형성하기 위해 주입된 이온의 액티베이션 온도는 가능한 높은 온도로 설정된다. 이는 홀(hole) 의 주입 효율을 증가시켜 순방향 전력 소모를 감소시키기 위한 것이지만, 반도체 기판의 상부에 존재하는 메탈(예를 들어, 에미터 금속 전극)의 녹는점을 고려하여 액티베이션 온도는 적정한 온도(예를 들어, 350도 ~ 550도 사이)로 설정되도록 제한된다.
그러나, 필드 스톱층이 형성된 이후 컬렉터 영역이 형성되는 경우, 오히려 컬렉터 영역의 형성을 위해 적용되는 높은 액티베이션 온도가 문제된다. 즉, 나중에 형성되는 컬렉터 영역의 액티베이션 온도가 먼저 형성된 필드 스톱층의 액티베이션 온도보다 높기 때문이다. 이러한 경우에는 양성자의 과도한 액티베이션으로 인해 N형 불순물로 작용하지 못하여 필드 스톱층으로서의 역학을 제대로 하지 못하는 경우가 발생한다.
이러한 문제점을 해결하기 위해, 컬렉터 영역의 형성을 위해 적용되는 액티베이션 온도를 낮추거나, 표면에만 액티베이션이 가능한 레이저 어닐링(annealing)을 수행하는 방법 등이 적용되고 있으나, 이러한 문제 해결 방법 역시 전력 반도체 소자의 제조를 위한 최적 공정 조건의 설정에 제약 요인으로 작용된다.
전술한 배경기술은 발명자가 본 발명의 도출을 위해 보유하고 있었거나, 본 발명의 도출 과정에서 습득한 기술 정보로서, 반드시 본 발명의 출원 전에 일반 공중에게 공개된 공지기술이라 할 수는 없다.
본 발명은 필드 스톱층을 가지는 전력 반도체 소자를 제작함에 있어, 반도체 소자의 전극 영역(예를 들어, P형 컬렉터 영역)을 형성하는 공정을 먼저 수행한 후 이온 주입에 의한 필드 스톱층을 형성하는 공정을 수행함으로써, 전극 영역의 형성 공정 조건에 구애받지 않고 필드 스톱층이 형성될 수 있어 보다 안정적인 항복 전압 특성 및 소자 특성을 최적화할 수 있는 전력 반도체 소자 및 그 제조 방법을 제공하기 위한 것이다.
본 발명은 필드 스톱층과 컬렉터 영역의 형성을 위해 주입되는 이온의 양과 액티베이션(activation) 온도의 조절이 용이하여 자유롭게 반도체 소자의 특성을 조절할 수 있는 전력 반도체 소자 및 그 제조 방법을 제공하기 위한 것이다.
본 발명은 정확한 위치에 이온 주입이 용이하여 안정적인 필드 스톱층의 형성이 가능하고, 필드 스톱층의 정확한 정션 깊이(junction depth)를 확보할 수 있는 전력 반도체 소자 및 그 제조 방법을 제공하기 위한 것이다.
본 발명의 이외의 목적들은 하기의 설명을 통해 쉽게 이해될 수 있을 것이다.
본 발명의 일 측면에 따르면, 반도체 소자의 제조 방법 및 그 방법에 의해 제조된 반도체 소자가 제공된다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, (a) 제1 도전형의 반도체 기판의 상부에 셀 구조를 형성하는 단계; (b) 상기 제1 도전형의 반도체 기판의 배면을 통해 제2 도전형의 이온 주입 및 액티베이션(activation) 공정을 진행하여 전극 영역을 형성하는 단계; 및 (c) 상기 반도체 기판의 이온 농도보다 상대적으로 높은 이온 농도를 가지는 제1 도전형의 이온 주입 및 액티베이션 공정을 진행하여 상기 셀 구조의 하부 및 상기 전극 영역의 상부의 위치에 고농도의 이온 영역을 형성하는 단계를 포함할 수 있다.
상기 단계 (c) 이후에 상기 전극 영역에 전기적으로 연결되도록 상기 반도체 기판의 배면에 금속 전극을 형성하는 단계가 더 포함될 수 있다.
상기 단계 (a) 및 상기 단계 (b) 사이에서, 상기 반도체 소자의 두께를 미리 설정된 두께로 감소시키기 위한 그라인딩(grinding) 공정이 수행될 수 있다.
상기 이온 영역은 공핍층(depletion layer)의 확장 억제를 위한 필드 스톱층, 버퍼층 등일 수 있다.
상기 이온 영역을 형성하기 위해 주입되는 이온은 프로톤(proton), 헬륨(Helium) 및 듀트론(Deuteron) 등 중 하나 이상일 수 있다.
상기 전극 영역을 형성하기 위한 액티베이션 온도가 상기 이온 영역을 형성하기 위한 액티베이션 온도보다 상대적으로 높게 설정될 수 있다.
상기 제1 도전형은 P형 또는 N형 중 어느 하나이고, 상기 제2 도전형은 P형 또는 N형 중 다른 하나일 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 실시예에 따르면, 필드 스톱층을 가지는 전력 반도체 소자를 제작함에 있어, 반도체 소자의 전극 영역(예를 들어, P형 컬렉터 영역)을 형성하는 공정을 먼저 수행한 후 이온 주입에 의한 필드 스톱층을 형성하는 공정을 수행함으로써, 전극 영역의 형성 공정 조건에 구애받지 않고 필드 스톱층이 형성될 수 있어 보다 안정적인 항복 전압 특성 및 소자 특성을 최적화할 수 있는 효과가 있다.
또한 필드 스톱층과 컬렉터 영역의 형성을 위해 주입되는 이온의 양과 액티베이션(activation) 온도의 조절이 용이하여 자유롭게 반도체 소자의 특성을 조절할 수 있는 효과도 있다.
또한 정확한 위치에 이온 주입이 용이하여 안정적인 필드 스톱층의 형성이 가능하고, 필드 스톱층의 정확한 정션 깊이(junction depth)를 확보할 수 있는 효과도 있다.
도 1은 종래기술에 따른 필드 스톱(Field Stop) IGBT의 단면 구성을 나타낸 도면.
도 2는 도 1의 A-A’단면에서의 도핑 프로파일(doping Profile)을 나타낸 도면.
도 3은 종래기술에 따른 이온 주입(Ion implantation) 공정에 의해 필드 스톱층을 형성한 필드 스톱 IGBT의 단면 구성을 나타낸 도면.
도 4는 도 3의 B-B’단면에서의 도핑 프로파일(doping Profile)을 나타낸 도면.
도 5는 본 발명의 일 실시예에 전력 반도체 소자의 제조 공정을 나타낸 순서도.
도 6a 및 도6b는 본 발명의 일 실시예에 전력 반도체 소자의 제조 공정을 나타낸 전력 반도체 소자의 단면도.
도 2는 도 1의 A-A’단면에서의 도핑 프로파일(doping Profile)을 나타낸 도면.
도 3은 종래기술에 따른 이온 주입(Ion implantation) 공정에 의해 필드 스톱층을 형성한 필드 스톱 IGBT의 단면 구성을 나타낸 도면.
도 4는 도 3의 B-B’단면에서의 도핑 프로파일(doping Profile)을 나타낸 도면.
도 5는 본 발명의 일 실시예에 전력 반도체 소자의 제조 공정을 나타낸 순서도.
도 6a 및 도6b는 본 발명의 일 실시예에 전력 반도체 소자의 제조 공정을 나타낸 전력 반도체 소자의 단면도.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
층, 영역 또는 기판과 같은 요소가 다른 요소 "위(on)"에 존재하는 것으로 또는 "위로(onto)" 확장되는 것으로 기술되는 경우, 그 요소는 다른 요소의 직접 위에 있거나 직접 위로 확장될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소 "바로 위(directly on)"에 있거나 "바로 위로(directly onto)" 확장된다고 언급되는 경우, 다른 중간 요소들은 존재하지 않는다. 또한, 하나의 요소가 다른 요소에 "연결(connected)"되거나 "결합(coupled)"된다고 기술되는 경우, 그 요소는 다른 요소에 직접 연결되거나 직접 결합될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소에 "직접 연결(directly connected)"되거나 "직접 결합(directly coupled)"된다고 기술되는 경우에는 다른 중간 요소가 존재하지 않는다.
"아래의(below)" 또는 "위의(above)" 또는 "상부의(upper)" 또는 "하부의(lower)" 또는 "수평의(horizontal)" 또는 "측면의(lateral)" 또는 "수직의(vertical)"와 같은 상대적인 용어들은 여기에서 도면에 도시된 바와 같이 하나의 요소, 층 또는 영역의 다른 요소, 층 또는 영역에 대한 관계를 기술하는데 사용될 수 있다. 이들 용어들은 도면에 묘사된 방향(orientation)에 부가하여 장치의 다른 방향을 포괄하기 위한 의도를 갖는 것으로 이해되어야 한다.
이하, 본 발명의 실시예에 대해 관련 도면들을 참조하여 상세히 설명하기로 한다. 다만, 이하에서는 절연게이트 바이폴라 트랜지스터(IGBT)를 중심으로 설명하지만, 본 발명의 기술적 사상이 전력용 MOSFET 등 여러 형태의 반도체 소자에 동일 또는 유사하게 적용 및 확장될 수 있음은 당연하다.
도 1은 종래기술에 따른 필드 스톱(Field Stop) IGBT의 단면 구성을 나타낸 도면이고, 도 2는 도 1의 A-A’단면에서의 도핑 프로파일(doping Profile)을 나타낸 도면이다.
도 1을 참조하면, 필드 스톱 IGBT는 N형 반도체 기판에 형성된 드리프트 영역의 상부에 P형 웰(20)이 형성되고, P형 웰(20) 내에 고농도의 불순물 영역인 복수의 N형 웰(40)이 형성된다. 또한 P형 웰(20) 내부에는 고농도의 P형 이온 영역(30)이 더 형성될 수 있다.
인접된 P형 웰(20)의 상부에는 게이트 산화막(51)이 형성되고, 게이트 산화막(51) 상부에는 게이트 폴리 전극(52)이 형성되며, 게이트 산화막(51) 및 게이트 폴리 전극(52)이 내부에 수납되도록 층간 절연막이 형성되고, 그 상부에 액티브 셀들이 내부에 포함되며 소스 영역인 N형 웰(40)들과 전기적으로 연결되도록 에미터 금속 전극(70)이 형성된다.
또한, 드리프트 영역의 하부에는 N형 필드 스톱층(90)이 형성되고, N형 필드 스톱층(90)의 하부에는 P형 컬렉터 영역(95)이 형성되며, P형 컬렉터 영역(95)의 하부에는 컬렉터 금속 전극(80)이 형성된다.
IGBT는 홀 캐리어(Hole carrier)에 의해 전류가 흐르는 소수 캐리어(minority carrier) 소자이다. 즉, 하부의 P형 컬렉터 영역(95)에서 주입되는 홀 전류가 낮은 이온 농도의 드리프트(drift) 영역을 지나 이동하기 때문에, 순방향 동작 시의 전력 소모를 감소시키기 위해 드리프트 영역의 길이를 최소화할 필요가 있다.
그러나 응용 회로에서 요구되는 항복 전압을 확보하기 위해서는 확장된 공핍층이 P형 컬렉터 영역(95)까지 도달하지 않도록 하기 위해, 충분한 길이의 드리프트 영역이 필요하다. 이와 같이, 일정 길이의 드리프트 영역이 필요하기 때문에 순방향 전력 소모를 줄이는 데는 제약이 존재할 수 밖에 없다.
이러한 제약을 극복하기 위하여 도 1에 도시된 바와 같이, 드리프트 영역의 이온 농도보다 높은 이온 농도의 N 도전형 영역인 필드 스톱층(90)을 P형 컬렉터 영역(95)의 상부에 형성하는 필드 스톱 IGBT가 이용되고 있다.
P형 컬렉터 영역(95)의 상부에 드리프트 영역보다 높은 N 도전형 이온 농도를 가지는 필드 스톱층(90)이 형성되는 필드 스톱 IGBT의 경우, 역방향 전압이 인가될 때 확장되는 공핍층이 필드 스톱층(90)에 의해 블록킹(blocking)되기 때문에 비교적 짧은 길이의 드리프트 영역만으로도 높은 항복 전압을 얻을 수 있어 개선된 순방향 동작 특성을 얻을 수 있는 장점이 있다.
드리프트 영역의 하부에 필드 스톱층(90)을 형성하기 위해서 일반적으로 N형 반도체 기판에 N- 에피텍셜 성장층을 형성한 에피 웨이퍼가 이용되거나, N- 도전형 반도체 기판의 하부에 N 도전형 이온을 주입하여 긴 시간 동안의 어닐링 공정을 통해 깊은 접합(deep junction)을 만들어 N-/N 구조를 형성하는 확산 웨이퍼(diffused wafer)가 이용된다.
이러한 방법을 통해서 필드 스톱 IGBT를 제작하는 경우, 도 1에 도시된 A-A’구간에서의 이온 농도는 도 2에 도시된 바와 같이 각 구간에서 이온 농도의 변화를 가지게 되고, 필드 스톱층(90) 내의 이온 농도는 드리프트 영역으로 근접할수록 점차 낮아지는 농도 분포를 보인다.
그러나, 전술한 바와 같이, 에피 웨이퍼와 확산 웨이퍼를 이용하여 필드 스톱 IGBT를 제조하는 경우, 에피 웨이퍼나 확산 웨이퍼를 생산하기 위한 생산 비용이 높으므로 보다 저렴하고 간편하게 필드 스톱 IGBT를 제조하기 위한 방안이 요구된다.
도 3은 종래기술에 따른 이온 주입(Ion implantation) 공정에 의해 필드 스톱층을 형성한 필드 스톱 IGBT의 단면 구성을 나타낸 도면이고, 도 4는 도 3의 B-B’단면에서의 도핑 프로파일(doping Profile)을 나타낸 도면이다.
도 3에는 N형 반도체 기판의 배면을 통해 이온을 주입하여 필드 스톱층을 형성한 필드 스톱 IGBT의 단면이 도시되어 있다. 즉, NPT(Non-Punch Through) IGBT를 제작하는 방법과 동일하게 N 도전형의 드리프트 영역을 가지는 반도체 기판을 이용하여 IGBT를 제작하되, 반도체 기판의 배면을 통해 N형 드리프트 영역보다 고농도의 이온 영역을 형성하기 위해 적절한 이온을 주입하고 확산 공정을 진행하여 필드 스톱층(90)을 형성한다. 필드 스톱층(90)을 형성하기 위해 주입되는 이온은 비교적 깊은 깊이까지 주입될 수 있도록 질량이 작은 이온이 이용되며, 예를 들어 프로톤(proton), 헬륨(Helium), 듀트론(Deuteron) 등이 이에 해당될 수 있다.
이러한 방법을 통해서 필드 스톱 IGBT를 제작하는 경우, 도 3에 도시된 B-B 구간에서의 이온 농도는 도 4에 도시된 바와 같이 P형 컬렉터 영역(95)과 필드 스톱층(90)에서만 상대적으로 높은 이온 농도 분포를 보인다.
이때, 이온 주입되어 형성된 필드 스톱층(90)이 P형 컬렉터 영역(95)까지 공핍층이 확장되는 것을 안정적으로 막을 수 있도록 하기 위해, 필드 스톱층(90)은 P형 컬렉터 영역(95)으로부터 수 um 이상의 거리에 형성되어야 한다. 참고로, 1200V급 IGBT의 경우 필드 스톱층(90)은 P형 컬렉터 영역(95)으로부터 약 5um 내지 30um 정도의 거리를 가지도록 형성되며, 주입되는 이온 농도의 최고치(peak) 는 약 5e14/cm3 내지 1e18/cm3 정도이다.
전술한 바와 같이, 주입된 이온이 필드 스톱층(90)으로 기능하기 위해서는 이온 활성화를 위해 300~500도 사이에서 액티베이션(activation)되어야 한다. 또한, 필드 스톱층(90)의 하부에 일정 거리만큼 이격되어 형성될 P형 컬렉터 영역(95) 역시 이온 주입 및 주입된 이온의 활성화를 위한 액티베이션 공정이 요구된다.
그러나, 필드 스톱층(90)의 형성 이후에 형성되는 P형 컬렉터 영역(95)의 액티베이션 공정시 상부에 존재하는 에미터 금속 전극(70)의 녹는점을 고려하여 가능한 높은 온도에서 진행되는데, 그 온도가 필드 스톱층(90)의 형성을 위한 액티베이션 온도보다 오히려 높은 문제점이 있다.
따라서 필드 스톱층(90)과 P형 컬렉터 영역(95) 각각의 형성을 위한 각각의 액티베이션 공정이 서로 영향을 미치지 않기 위해, 나중에 형성되는 P형 컬렉터 영역(95)에 대한 액티베이션 온도를 낮추거나 표면만의 액티베이션이 가능하도록 하는 레이저 어닐링(annealing) 등의 방법이 이용되고 있으나, 이러한 방법들을 이용하는 경우에도 반도체 소자 제조를 위한 최적 공정 조건 설정이 제약되는 문제점이 여전히 존재한다.
도 5는 본 발명의 일 실시예에 전력 반도체 소자의 제조 공정을 나타낸 순서도이고, 도 6a 및 도6b는 본 발명의 일 실시예에 전력 반도체 소자의 제조 공정을 나타낸 전력 반도체 소자의 단면도이다.
이하에서 설명되는 바와 같이, 본 실시예에 따른 전력 반도체 소자는 상대적으로 높은 온도에서 진행되는 P형 컬렉터 영역(95)의 형성 공정 이후에 필드 스톱층(90)의 형성 공정이 진행되는 제조 공정상의 특징을 가진다.
도 5, 도 6a 및 도 6b를 참조하면, 단계 510에서 P형 컬렉터 영역(95)을 형성하기 위해 반도체 기판의 배면을 통해 P 도전형 이온이 일정 깊이로 주입된다(도 6a의 (a) 참조).
단계 510 이전에 도 6a에 도시된 상부 구조인 셀(cell) 구조(610)를 형성하는 단계가 선행될 수 있다. 도 6a에 플래너(Planar) 게이트 IGBT의 셀 구조(610)가 예시되었으나, 이에 제한되지 않고 트렌치(trench) 게이트 IGBT의 셀 구조 등으로 다양할 수 있음은 당연하다. 이외에도 도시되지는 않았으나, 전력 반도체 소자의 두께를 일정한 두께로 그라인딩(grinding)하는 단계도 선행될 수 있다.
이어서, 단계 520에서 주입된 P 도전형 이온을 활성화하기 위해 예를 들어 300도 내지 500도 사이의 온도에서 액티베이션(activation) 공정이 진행된다. 이 때의 액티베이션 온도는 반도체 기판의 상부에 형성된 에미터 금속 전극(70)의 녹는점이나 변성 가능성 등을 고려하여 가능한 높은 온도로 설정할 수 있을 것이다. 이는, 가능한 높은 온도에서 액티베이션 공정이 진행됨으로써 주입된 이온이 충분히 활성화될 수 있고, 이로 인해 순방향 동작시의 전력 소모를 최소화할 수 있기 때문이다.
이와 같이 본 실시예에 따를 때, 필드 스톱층(90)을 형성하기 이전에 P형 컬렉터 영역(95)을 우선 형성하기 때문에, 기존의 NPT IGBT 제조 공정과 마찬가지로 주입되는 이온의 양과 액티베이션(activation) 온도를 자유롭게 설정하여 소자의 특성을 조절할 수 있는 장점이 있다.
이어서, 단계 530에서 필드 스톱층(90)을 형성하기 위해 반도체 기판의 배면을 통해 N 도전형 이온이 일정 깊이로 주입되고(도 6a의 (b) 참조), 단계 540에서 주입된 P 도전형 이온을 활성화하기 위해 액티베이션(activation) 공정이 진행된다(도 6b의 (c) 참조).
단계 530에서, N 도전형 이온은 필드 스톱층(90)이 P형 컬렉터 영역(95)과 미리 설정된 거리만큼 이격되어 형성되도록 하는 깊이까지 주입될 수 있음은 당연하다.
단계 540에서 진행되는 액티베이션 공정의 액티베이션 온도는 일반적으로 단계 510 및 단계 520에 의해 형성되는 P형 컬렉터 영역(95)의 액티베이션 온도보다 낮다. 따라서, 이미 형성된 P형 컬렉터 영역(95)에 영향을 미치지 않으므로, 필드 스톱층(90) 형성을 위해 최적화된 액티베이션 공정이 진행될 수 있어 필드 스톱층(90)의 특성이 최적화되도록 할 수 있고, 또한 필드 스톱층(90)을 형성한 이후에 P형 컬렉터 영역(95)을 형성하는 종래기술에 비해 전력 반도체 소자의 특성 조절을 위한 자유도가 높아지는 장점이 있다.
이어서, 단계 550에서 P형 컬렉터 영역(95)의 하부에 컬렉터 금속 전극이 형성된다(도 6b의 (d) 참조).
이와 같이, 본 실시예에 따른 전력 반도체 소자는 필드 스톱층(90)의 형성 이전에 P형 컬렉터 영역(95)을 우선 형성함으로써 필드 스톱층(90)의 특성이 최적화되도록 할 수 있고, 전력 반도체 소자의 특성 조절을 위한 자유도가 높아지는 장점을 가진다.
또한, 필드 스톱층(90) 형성을 위한 이온 주입 이전에 다른 이온을 주입하여 P형 컬렉터 영역(95)을 형성하는 공정적 특징은 안정적인 필드 스톱층(90)이 형성되도록 하는 장점도 가진다. 즉, 필드 스톱층(90)을 형성하기 이전에 P형 컬렉터 영역(95)을 형성하기 위해 다른 이온을 주입함으로써 야기되는 사전 비정질화(pre-amorphization) 효과에 의해 비교적 정확한 필드 스톱층(90)의 정션 깊이(junction depth)를 얻을 수 있다.
본 실시예에서는 필드 스톱층(90)의 형성 이전에 P형 컬렉터 영역(95)의 형성을 위해 P형 이온이 우선 주입되어 사전 비정질화 효과가 야기되는 경우를 예시하였으나, 반도체 기판의 이온 특성에 따라 컬렉터 영역의 형성을 위해 N형 이온이 주입될 수도 있으며, 필요에 따라서는 불순물 역할을 하지 않는 원소가 이온 주입될 수도 있음은 당연하다.
이제까지, 본 발명에 따른 전력 반도체 소자의 제조 방법을 예시적으로 설명하기 위하여 필드 스톱(field stop) 구조를 채택한 IGBT 제조 방법을 중심으로 설명하였으나, 본 발명이 필드 스톱 구조를 적용할 수 있는 다이오드나 모스 구동 사이리스터 등 다양한 반도체 소자에 동일 또는 유사하게 적용될 수 있음은 당연하다. 예를 들어, 박막(thin) 웨이퍼 제조 공정을 이용하여 다이오드를 제작하는 경우, 하부의 캐소드 영역의 N+ 도전형 영역까지 공핍층이 확장되는 것을 방지하기 위한 N 도전형 버퍼(buffer)의 형성 공정에서 본 발명에서 제시한 기술적 사상이 적용될 수 있다.
이와 같이, 본 발명에 따른 전력 반도체 소자의 제조 방법은 반도체 기판의 배면을 통한 이온 주입 및 확산 공정에 의해 전극 영역(예를 들어, P형 컬렉터 영역)이 형성되고, 전극 영역과 상부의 셀 구조(610) 사이의 임의의 위치에 P 도전형 이온 또는 N 도전형 이온의 고농도 영역(예를 들어, 필드 스톱층, N 도전형 버퍼 등)이 형성될 필요가 있는 전력 반도체 소자의 제조를 위해 제한없이 적용될 수 있다.
상기에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
20 : P형 웰 30 : P형 이온 영역
40 : N형 웰 51 : 게이트 산화막
52 : 게이트 폴리 전극 70 : 에미터 금속 전극
80 : 컬렉터 금속 전극 90 : 필드 스톱층
95 : P형 컬렉터 영역
40 : N형 웰 51 : 게이트 산화막
52 : 게이트 폴리 전극 70 : 에미터 금속 전극
80 : 컬렉터 금속 전극 90 : 필드 스톱층
95 : P형 컬렉터 영역
Claims (8)
- 반도체 소자의 제조 방법에 있어서,
(a) 제1 도전형의 반도체 기판의 상부에 셀 구조를 형성하는 단계;
(b) 상기 제1 도전형의 반도체 기판의 배면을 통해 제2 도전형의 이온 주입 및 액티베이션(activation) 공정을 진행하여 전극 영역을 형성하는 단계; 및
(c) 상기 반도체 기판의 이온 농도보다 상대적으로 높은 이온 농도를 가지는 제1 도전형의 이온 주입 및 액티베이션 공정을 진행하여 상기 셀 구조의 하부 및 상기 전극 영역의 상부의 위치에 고농도의 이온 영역을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제1항에 있어서,
상기 단계 (c) 이후에 상기 전극 영역에 전기적으로 연결되도록 상기 반도체 기판의 배면에 금속 전극을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 제1항에 있어서,
상기 단계 (a) 및 상기 단계 (b) 사이에서, 상기 반도체 소자의 두께를 미리 설정된 두께로 감소시키기 위한 그라인딩(grinding) 공정이 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,
상기 이온 영역은 공핍층(depletion layer)의 확장 억제를 위한 필드 스톱층 또는 버퍼층인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,
상기 이온 영역을 형성하기 위해 주입되는 이온은 프로톤(proton), 헬륨(Helium) 및 듀트론(Deuteron) 중 하나 이상인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,
상기 전극 영역을 형성하기 위한 액티베이션 온도가 상기 이온 영역을 형성하기 위한 액티베이션 온도보다 상대적으로 높은 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,
상기 제1 도전형은 P형 또는 N형 중 어느 하나이고, 상기 제2 도전형은 P형 또는 N형 중 다른 하나인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항 내지 제7항 중 어느 한 항에 기재된 반도체 소자의 제조 방법에 의해 제조된 반도체 소자.
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