CN104143510A - 一种电场阻止型绝缘栅双极型晶体管的制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 230000005684 electric field Effects 0.000 title claims abstract description 13
- 230000000903 blocking effect Effects 0.000 title abstract 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 49
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 49
- 239000010703 silicon Substances 0.000 claims abstract description 49
- 238000000034 method Methods 0.000 claims abstract description 39
- 238000002347 injection Methods 0.000 claims abstract description 14
- 239000007924 injection Substances 0.000 claims abstract description 14
- 239000002184 metal Substances 0.000 claims abstract description 13
- 238000001259 photo etching Methods 0.000 claims description 14
- 230000015572 biosynthetic process Effects 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 10
- 229920005591 polysilicon Polymers 0.000 claims description 10
- 238000000137 annealing Methods 0.000 claims description 9
- 238000002513 implantation Methods 0.000 claims description 9
- 238000009792 diffusion process Methods 0.000 claims description 8
- 238000005229 chemical vapour deposition Methods 0.000 claims description 6
- 238000005240 physical vapour deposition Methods 0.000 claims description 6
- 230000002265 prevention Effects 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 3
- 230000008021 deposition Effects 0.000 claims description 3
- 238000001465 metallisation Methods 0.000 claims description 3
- 238000005516 engineering process Methods 0.000 abstract description 2
- 239000004065 semiconductor Substances 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 2
- 238000000407 epitaxy Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
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Abstract
本发明提供一种电场阻止型绝缘栅晶体管的制造方法，其包括如下步骤：在硅片背面通过背面注入、高温推阱，形成背面电场阻止层的步骤，在硅片正面形成栅极的步骤，在硅片正面形成P型区的步骤，在硅片正面形成源区的步骤，在硅片正面形成接触孔的步骤，在硅片正面形成金属层的步骤，在硅片背面注入P+层与退火的步骤以及在硅片背面金属化的步骤。本发明的方法通过在晶圆背面注入、高温推阱实现电场阻止层的制作。本发明的方法既可以很好的保证IGBT结构的性能，又实现可以减小圆片的工艺时间，提高的了生产效率，降低了成本。
Description
【技术领域】
本发明是关于半导制程领域，特别是关于一种电场阻止型绝缘栅双极型晶体管的制造方法。
【背景技术】
IGBT(Insulated Gate Bipolar Transistor)，绝缘栅双极型晶体管，是由BJT(双极型三极管)和MOS(绝缘栅型场效应管)组成的复合全控型电压驱动式功率半导体器件,兼有MOSFET的高输入阻抗和GTR的低导通压降两方面的优点。GTR饱和压降低，载流密度大，但驱动电流较大；MOSFET驱动功率很小，开关速度快，但导通压降大，载流密度小。IGBT综合了以上两种器件的优点，驱动功率小而饱和压降低。非常适合应用于直流电压为600V及以上的变流系统如交流电机、变频器、开关电源、照明电路、牵引传动等领域。
IGBT晶体管大致可以分为PT-IGBT（穿通型IGBT）、NPT-IGBT（非穿通型IGBT）以及FS-IGBT（电场阻止型IGBT）。随着IGBT向高压大电流方向的发展，Planar FS结构IGBT因其较NPT、PT结构而言，具有在更薄的厚度上承受更大的耐压，相同的面积上做到更大的电流、更好的开关特性等优点，越来越受到广泛的关注。
现有的Planar FS结构IGBT的制作工艺大致分为二种：一、通过外延实现，但外延工艺时间较长，影响生产产能，且外延成本较高；二，购买双面扩散晶圆，但是，此晶圆成本较高。
因此，有必要提供一种新的制作工艺，来克服现有技术的前述缺点。
【发明内容】
本发明的目的在于提供一种电场阻止型绝缘栅双极型晶体管的制造方法。
为达成前述目的，本发明一种电场阻止型绝缘栅双极型晶体管的制造方法，其包括：
通过在硅片背面注入形成N+阱，并经高温推阱形成N+阻止层的步骤；
在硅片正面形成栅氧层的步骤；
在栅氧层上形成多晶硅层的步骤；
对多晶硅层进行光刻与刻蚀，留出形成器件P型区注入区域开口的步骤；
P型区注入与扩散，形成承受耐压和阈值所需的P型区的步骤；
通过光刻、注入和扩散在P型区内形成N+源区的步骤；
通过化学气相沉积，形成介质层的步骤；
在所述介质层上形成短接P型区和源区的接触孔的步骤；
在所述介质层表面淀积金属电极层的步骤；
在硅片背面N+阻止层外侧通过注入与退火形成背面P+层的步骤；
在硅片背面金属化的步骤。
进一步地，所述硅片为单面扩散N型硅片。
进一步地，所述接触孔是通过孔光刻与刻蚀介质层而形成。
进一步地，所述在硅片背面金属化是通过物理气相沉积的方式在硅片背面P+层形成一层金属层。
进一步地，所述在背面注入形成N+阱，经高温推阱在硅片背面形成N+阻止层的步骤中，注入的注入能量为80千电子伏特～160千电子伏特，掺杂浓度为1E15～1E16数量级。
进一步地，所述在背面注入形成N+阱，经高温推阱在硅片背面形成N+阻止层的步骤中，所述推阱条件采用1100℃～1250℃长时间推阱，推阱后的深度为20微米。
进一步地，所述在硅片背面形成P+层的步骤中，掺杂浓度为1E18～1E20数量级，注入能量为30千电子伏特～60千电子伏特。
进一步地，所述在硅片背面形成P+层的步骤中，退火温度为300℃～500℃，退火时间为20分钟～90分钟。
本发明的方法通过在晶圆背面注入、高温推阱实现电场阻止层的制作。本发明的方法既可以很好的保证IGBT结构的性能，又实现可以减小圆片的工艺时间，提高的了生产效率，降低了成本。
【附图说明】
图1是FS-IGBT晶体管的结构示意图。
图2是本发明IGBT的工艺流程示意图。
图3是本发明IGBT制程中形成电场阻止层的结构示意图。
图4是本发明IGBT制程中形成栅氧层的结构示意图。
图5是本发明IGBT制程中形成多晶硅层的结构示意图。
图6是本发明IGBT制程中形成P型区的结构示意图。
图7是本发明IGBT制程中形成N+源区的结构示意图。
图8是本发明IGBT制程中形成介质层的结构示意图。
图9是本发明IGBT制程中形成接触孔的结构示意图。
图10是本发明IGBT制程中形成金属电极层的结构示意图。
图11是本发明IGBT制程中硅片背面形成P+层的结构示意图。
图12是本发明IGBT制程中硅片背面金属化的结构示意图。
【具体实施方式】
此处所称的“一个实施例”或“实施例”是指可包含于本发明至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。
本发明的制造方法是针对FS-IGBT晶体管，本实施例中以平面型FS-IGBT晶体管为例。如图1所示，其显示平面型FS-IGBT晶体管的结构，如图1中所示，平面型FS-IGBT晶体管，其通常包括中间的N基区1（也即硅片1），在N基区的下面有一层N+阻止层2，在N+阻止层2的下面有一层P+层3，在P+层3的下面有一层金属层4。在N基区1的上方有一个P型区5，其作为IGBT晶体管的漏区，在P型区5内形成有一个N+源区6，其作为IGBT晶体管的源区，其中器件的控制区为栅氧层7上形成的多晶硅栅极8，通过刻蚀介质层9形成有短接N+源区6和P型区5的接触孔10，在硅片的上表面最外层形成一层金属电极层11作为晶体管的发射极。由于FS-IGBT的结构是现有技术，关于FS-IGBT晶体管的结构以及工作原理，本发明不再做详细说明。
如前所述，现有的FS-IGBT晶体管的制作工艺一般采用外延法或者采用双面扩散晶圆进行加工，而本发明的方法是在单面扩散晶圆的基础上进行制作。下面将结合图2所示的本发明的制作工艺流程图及图3-图11的各个步骤的结构示意图对本发明的制造方法进行说明。由于半导体制程工艺中涉及许多重复的氧化、光刻、蚀刻、清洗等步骤，这些是熟悉该领域的技术人员应当知道的步骤，为简化说明，对于半导体制程中的一些重复的熟知的步骤本发明不再重复说明。另外由于平面型FS-IGBT晶体管的结构与现有技术的相同，本发明是在制程上进行改进，因此器件区域掺杂的离子形成的P型区、N型区等结构与现有的平面型FS-IGBT晶体管的结构相同，下面的步骤中也不再对掺杂的离子等进行重复说明。
本发明的制造方法其包括下面的步骤：
步骤S1：通过背面注入、高温推阱在硅片1背面形成N+阻止层2；
如图3所示，本发明所采用的硅片1为N型单面扩散硅片，先通过离子注入在硅片1的背面注入掺杂离子，初步形成N+阱。其中注入离子的掺杂浓度为1E15～1E16数量级，注入的注入能量为80千电子伏特(kev)～160千电子伏特。
然后通过高温推阱将掺杂离子推到预定深度形成N+阻止层2。其中高温推阱采用1100℃～1250℃长时间推阱，推阱后的深度为20微米(um)。
步骤S2：在硅片正面形成栅氧层7；
如图4所示，通过热氧化的方式形成一定厚度的栅氧化层7（厚度为600埃～1500埃），作为后续形成栅极的基层。
步骤S3：在栅氧层7上面形成多晶硅层8；
如图5所示，通过热生长的方式在栅氧层7上面形成一层多晶硅层8。
步骤S4：通过光刻和刻蚀工艺，刻蚀多晶硅和栅氧化层，通过注入与扩散形成P型区5；
如图6所示，通过光刻和刻蚀工艺，刻蚀多晶硅和栅氧化层，形成器件P型区5注入区域的开口；然后在需要形成P型区5的区域通过自对准注入形成P型区域5，形成承受耐压和阈值所需的P型区5；
步骤S5：通过光刻、注入和扩散在P型区5内形成N+源区6；
如图7所示，在已经形成P型区5的硅片上，通过光刻确定需要注入掺杂离子的区域，然后通过离子注入在P型区5内形成N+源区6。
步骤S6：通过化学汽相淀积淀积介质层9。
如图8所示，在硅片上通过化学汽相淀积淀积介质层9。
步骤S7：通过孔光刻与刻蚀工艺，选择性刻蚀介质层9形成短接P型区5和N+源区6的接触孔10；
如图9所示，通过光刻与刻蚀工艺形成连接P阱5和N+源区6的接触孔10。
步骤S8：在所述介质层9表面淀积金属电极层11；
如图10所示，在所述介质层9表面通过光刻确定金属层11的图形，然后通过溅射的方式进行金属电极层11的溅射，以形成发射极电极。
步骤S9：在硅片背面通过注入与退火在阻止层的外侧形成P+层；
如图11所示，在已经形成有N+阻止层2的硅片的背面，通过离子注入将掺杂的离子注入硅片背面，其中掺杂浓度为1E18～1E20数量级，注入能量为30千电子伏特～60千电子伏特。然后经过退火在阻止层外侧形成一层P+层3，其中退火温度为300℃～500℃，退火时间为20分钟～90分钟。
步骤S10：在硅片背面金属化形成金属层4。
如图12所示，在硅片背面通过物理气相沉积的方式在硅片背面形成一层金属层4。
本发明的方法通过在晶圆背面注入、高温推阱实现电场阻止层的制作。本发明的方法既可以很好的保证IGBT结构的性能，又实现可以减小圆片的工艺时间，提高的了生产效率，降低了成本。
上述说明已经充分揭露了本发明的具体实施方式。需要指出的是，熟悉该领域的技术人员对本发明的具体实施方式所做的任何改动均不脱离本发明的权利要求书的范围。相应地，本发明的权利要求的范围也并不仅仅局限于前述具体实施方式。
Claims (8)
1.一种电场阻止型绝缘栅双极型晶体管的制造方法，其特征在于，其包括：
通过在硅片背面注入形成N+阱，经高温推阱形成N+阻止层的步骤；
在硅片正面形成栅氧层的步骤；
在栅氧层上形成多晶硅层的步骤；
对多晶硅层进行光刻与刻蚀，留出形成器件P型区注入区域开口的步骤；
P型区注入与扩散，形成承受耐压和阈值所需的P型区的步骤；
通过光刻、注入和扩散在P型区内形成N+源区的步骤；
通过化学气相沉积，形成介质层的步骤；
在所述介质层上形成短接P型区和源区的接触孔的步骤；
在所述介质层表面淀积金属电极层的步骤；
在硅片背面N+阻止层的外侧通过注入与退火形成背面P+层的步骤；
在硅片背面金属化的步骤。
2.如权利要求1所述的方法，其特征在于：所述硅片为单面扩散N型硅片。
3.如权利要求1所述的方法，其特征在于：所述接触孔是通过孔光刻与刻蚀介质层而形成。
4.如权利要求1所述的方法，其特征在于：所述在硅片背面金属化是通过物理气相沉积的方式在硅片背面P+层形成一层金属层。
5.如权利要求1所述的方法，其特征在于：所述在背面注入形成N+阱，经高温推阱在硅片背面形成N+阻止层的步骤中，注入的注入能量为80千电子伏特～160千电子伏特，掺杂浓度为1E15～1E16数量级。
6.如权利要求1所述的方法，其特征在于：所述在背面注入形成N+阱，经高温推阱在硅片背面形成N+阻止层的步骤中，所述推阱条件采用1100℃～1250℃长时间推阱，推阱后的深度为20微米。
7.如权利要求1所述的方法，其特征在于：所述在硅片背面形成P+层的步骤中，掺杂浓度为1E18～1E20数量级，注入能量为30千电子伏特～60千电子伏特。
8.如权利要求1所述的方法，其特征在于：所述在硅片背面形成P+层的步骤中，退火温度为300℃～500℃，退火时间为20分钟～90分钟。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310166256.5A CN104143510A (zh) | 2013-05-07 | 2013-05-07 | 一种电场阻止型绝缘栅双极型晶体管的制造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310166256.5A CN104143510A (zh) | 2013-05-07 | 2013-05-07 | 一种电场阻止型绝缘栅双极型晶体管的制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN104143510A true CN104143510A (zh) | 2014-11-12 |
Family
ID=51852655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310166256.5A Pending CN104143510A (zh) | 2013-05-07 | 2013-05-07 | 一种电场阻止型绝缘栅双极型晶体管的制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104143510A (zh) |
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| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
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|
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