JP5610595B2 - 半導体素子及びその製造方法 - Google Patents

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Description

本発明は、半導体素子及びその製造方法に関する。
絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｅｒ、以下「ＩＧＢＴ」とする）は、パワー素子の一種で、最近は、大容量のモータドライブや誘導加熱器（Ｉｎｄｕｃｔｉｎｇ Ｈｅａｔｉｎｇ）、溶接機等に広く用いられている。ＭＯＳと比べてＩＧＢＴが有する最も大きい構造的な差異点は、背面側（Ｂａｃｋ−ｓｉｄｅ）にＰ領域が存在してＰＮＰトランジスタの動作によって大容量の電流を流すことができる点である。
ノンパンチスルーＩＧＢＴ（Ｎｏｎ Ｐｕｎｃｈ Ｔｈｒｏｕｇｈ ＩＧＢＴ、ＮＰＴ−ＩＧＢＴ）やフィールドストップＩＧＢＴ（Ｆｉｅｌｄ Ｓｔｏｐ ＩＧＢＴ、ＦＳ−ＩＧＢＴ）の場合、前面工程を済ませた後に背面工程を行う。前面工程には半導体基板の前面に金属膜を形成する工程が含まれ、背面工程ではフィールドストップ領域を形成するためのイオン注入及び熱拡散工程が行われる。即ち、半導体基板の背面側（Ｂａｃｋ−ｓｉｄｅ）にコレクト（Ｃｏｌｌｅｃｔ）領域を形成するため、普通、半導体基板の背面にｐ型不純物を注入（Ｉｍｐｌａｎｔａｔｉｏｎ）してからこれを熱拡散させる。
フィールドストップＩＧＢＴ（Ｆｉｅｌｄ−Ｓｔｏｐ ＩＧＢＴ、ＦＳ−ＩＧＢＴ）の場合、最近は、６０〜７５ｕｍの厚さを有する製品が求められていることから、超薄膜ウェハ工程（Ｕｌｔｒａ Ｔｈｉｎ Ｗａｆｅｒ Ｐｒｏｃｅｓｓ）の重要性が高まっている。超薄膜ウェハ工程の問題点は、研磨して非常に薄くなったウェハにさらなる工程を加えるため、ウェハが破損する可能性が高い点である。
ＲＣ−ＩＧＢＴ（Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ ＩＧＢＴ）の場合、半導体基板の背面側（Ｂａｃｋ ｓｉｄｅ）にｐ型不純物領域及びｎ型不純物領域を交互配置できるＰＥＰ工程（Ｐｈｏｔｏ Ｅｔｃｈ Ｐｒｏｃｅｓｓ）を必要とする。しかしながら、背面工程は薄膜ウェハの状態で行われるため、ＰＥＰ工程のうちウェハを扱う過程でウェハが破損するおそれがある。
本発明は、不純物の活性化率を増加させ、薄膜工程の際にウェハの破損を防止できる半導体素子及びその製造方法を提供する。
本発明の一実施形態は、前面及び背面を有し、上記前面からｐ型不純物領域、低濃度ｎ型不純物領域及びｎ型不純物領域を有し、上記ｎ型不純物領域内に高濃度ｐ型不純物領域を有し、上記ｎ型不純物領域及び上記高濃度ｐ型不純物領域は、上記背面に露出した半導体基板と、上記半導体基板に垂直形成されて上記半導体基板の前面に開口され、下部が上記高濃度ｐ型不純物領域に接続されたディープトレンチと、を含む半導体素子であることができる。
上記半導体基板は、半導体ウェハであることができる。
上記ｐ型不純物領域と上記低濃度ｎ型不純物領域との間にｎ型不純物領域を有することができる。
上記ディープトレンチの内部壁に酸化膜が形成されることができる。
上記酸化膜は、上記半導体基板の前面の外部に突出することができる。
上記酸化膜は、シリコン酸化物であることができる。
上記ディープトレンチの内部に導電性物質が充填されることができる。
上記導電性物質は、ポリシリコンを含むことができる。
上記半導体基板の前面に開口されたゲートトレンチが上記ディープトレンチの間に形成され、上記ゲートトレンチの下部は、上記低濃度ｎ型不純物領域に接続されることができる。
上記ゲートトレンチの内部壁に酸化膜が形成されることができる。
上記酸化膜は、半導体基板の前面の外部に突出することができる。
上記突出した酸化膜は、半導体基板の前面の一部に延長されて形成されることができる。
上記酸化膜は、シリコン酸化物であることができる。
上記ゲートトレンチの内部に導電性物質が充填されることができる。
上記導電性物質は、ポリシリコンを含むことができる。
上記半導体基板の前面の上記ゲートトレンチの開口周囲に高濃度ｎ型またはｐ型不純物領域が形成されることができる。
上記ｎ型不純物は、５族元素を含むことができる。
上記ｐ型不純物は、３族元素を含むことができる。
上記半導体基板の前面にエミッタ電極として機能する前面金属膜が形成されることができる。
上記前面金属膜は、アルミニウム（ａｌｕｍｉｎｕｍ）またはチタン（ｔｉｔａｎｉｕｍ）を含むことができる。
上記半導体基板の背面にコレクタ電極として機能する背面金属膜が形成されることができる。
上記背面金属膜は、ニッケル（ｎｉｃｋｅｌ）または銀（ｓｉｌｖｅｒ）を含むことができる。
本発明の他の実施形態は、前面及び背面を有し、ｎ型不純物で低濃度ドーピングされた半導体基板を用意する半導体基板の用意段階と、上記半導体基板に垂直形成されて上記半導体基板の前面に開口されたディープトレンチを形成するディープトレンチの形成段階と、上記ディープトレンチの下面にｎ型不純物イオンを注入した後に熱処理してｎ型不純物領域を形成するｎ型不純物領域の形成段階と、上記ディープトレンチの下面にｐ型不純物イオンを注入した後に熱処理して上記ｎ型不純物領域内に高濃度ｐ型不純物領域を形成する高濃度ｐ型不純物領域の形成段階と、上記半導体基板の前面にエミッタ電極として機能する前面金属膜を形成する前面金属膜の形成段階と、を含む半導体素子の製造方法であることができる。
上記ディープトレンチを形成する段階において、上記ディープトレンチは、エッチング工程によって形成されることができる。
上記ｎ型不純物領域を形成する段階において、上記熱処理は８００〜１２００℃で行われることができる。
上記高濃度ｐ型不純物領域を形成する段階において、上記熱処理は８００〜１２００℃で行われることができる。
上記前面金属膜は、アルミニウム（ａｌｕｍｉｎｕｍ）またはチタン（ｔｉｔａｎｉｕｍ）で形成されることができる。
上記ｎ型不純物は、５族元素を含むことができる。
上記ｐ型不純物は、３族元素を含むことができる。
上記半導体基板は、半導体ウェハであることができる。
上記高濃度ｐ型不純物の形成段階の後、上記半導体基板の前面に開口され、上記低濃度ｎ型不純物領域に接続されたゲートトレンチを形成するゲートトレンチの形成段階をさらに含むことができる。
上記ゲートトレンチの形成段階の後、上記ディープトレンチ及び上記ゲートトレンチの内部に酸化膜を形成する酸化膜の形成段階をさらに含むことができる。
上記酸化膜の形成段階の後、上記ディープトレンチ及び上記ゲートトレンチの内部に導電性物質を埋め込むトレンチの埋め込み段階をさらに含むことができる。
上記導電性物質は、ポリシリコンを含むことができる。
上記トレンチの埋め込み段階の後、上記半導体基板の背面を研磨して上記ｎ型不純物領域及び上記ｐ型不純物領域を露出させる背面加工段階をさらに含むことができる。
上記背面加工段階の後、上記半導体基板の背面にコレクタ電極として機能する背面金属膜を形成する背面金属膜の形成段階をさらに含むことができる。
上記背面金属膜は、ニッケル（ｎｉｃｋｅｌ）または銀（ｓｉｌｖｅｒ）を含むことができる。
本発明によると、不純物の活性化率を増加させ、薄膜工程の際にウェハの破損を防止でき、製造工程を単純化させることができる半導体素子及びその製造方法を具現することができる。
本発明の一実施形態による半導体素子の断面図である。 本発明の一実施形態による半導体素子の製造工程を示す図面として、ディープトレンチが形成された半導体基板の模式図である。 本発明の一実施形態による半導体素子の製造工程を示す図面として、不純物領域が形成された半導体基板の模式図である。 本発明の一実施形態による半導体素子の製造工程を示す図面として、ゲートトレンチが形成された半導体基板の模式図である。 本発明の一実施形態による半導体素子の製造工程を示す図面として、トレンチ内に酸化膜及び導電性物質を充填した半導体基板の模式図である。 本発明の一実施形態による半導体素子の製造工程を示す図面として、背面が研磨された半導体基板の模式図である。 本発明の一実施形態による半導体素子の製造工程を示す図面として、前面金属膜及び背面金属膜が形成された半導体基板の模式図である。
以下では、添付の図面を参照して本発明の好ましい実施形態を説明する。
本発明の実施形態は、他の多様な形態に変形されることができ、本発明の範囲が以下で説明する実施形態に限定されるものではない。
また、本発明の実施形態は、当業界で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。
図面上における要素の形状及びサイズ等は、より明確な説明のために誇張されることがあり、図面上に同じ符号で示される要素は同一要素である。
図１は本発明の一実施形態による半導体素子の断面図である。図２から図７は本発明の一実施形態による半導体素子の製造工程を示す図面である。
図２はディープトレンチが形成された半導体基板の模式図、図３は不純物領域が形成された半導体基板の模式図、図４はゲートトレンチが形成された半導体基板の模式図、図５はトレンチ内に酸化膜及び導電性物質を充填した半導体基板の模式図、図６は背面が研磨された半導体基板の模式図、図７は前面金属膜及び背面金属膜が形成された半導体基板の模式図である。前面は第１面の一例であってよく、背面は第２面の一例であってよい。
図１を参照すると、本発明の一実施形態は、半導体基板１０及びディープトレンチ２０を含むことができる。
半導体基板１０は、前面１１及び背面１２を有することができる。
半導体基板１０の前面１１からｐ型不純物領域５０、低濃度ｎ型不純物領域７０及びｎ型不純物領域８０を有することができる。ｎ型不純物領域８０内に高濃度ｐ型不純物領域９０を有することができる。ｎ型不純物領域８０及び高濃度ｐ型不純物領域９０は、背面１２に露出することができる。低濃度ｎ型不純物領域７０は、ｎ型不純物がｎ型不純物領域８０よりも低濃度でドーピングされた領域であり、高濃度ｐ型不純物領域９０は、ｐ型不純物がｐ型不純物領域５０よりも高濃度でドーピングされた領域である。
これで、半導体基板１０は、概略的にｐｎｐトランジスタ構造を形成することができる。
図面の表記において、「ｐ＋」はｐ型不純物が高濃度でドーピングされていることを示し、「ｎ＋」はｎ型不純物が高濃度でドーピングされていることを示し、「ｎ−」はｎ型不純物が低濃度でドーピングされていることを示す。
ｎ型不純物領域８０は、フィールドストップ領域とも言える。半導体素子に過電圧がかかる場合には半導体素子が破損することもあるが、フィールドストップ領域が電界を遮断して半導体素子を保護することができる。
半導体基板１０は、ｐ型不純物領域５０と低濃度ｎ型不純物領域７０との間にｎ型不純物領域６０をさらに有することができる。ｎ型不純物領域６０は、キャリア（電子またはホール）を貯蔵する機能を行うことができる。
ｎ型不純物は５族元素を含むことができ、具体的には、リン（ｐｈｏｓｐｈｏｒ）を含むことができる。ｐ型不純物は３族元素を含むことができ、具体的には、ほう素（Ｂｏｒｏｎ）を含むことができる。
半導体基板１０は半導体ウェハであることができ、より具体的には、シリコンウェハであることができる。半導体基板１０の低濃度ｎ型不純物領域７０は、シリコンウェハを製造する過程においてｎ型不純物をドーピングすることで形成することができる。
ディープトレンチ２０は、半導体基板１０に垂直形成されて半導体基板１０の前面１１に開口されることができる。ディープトレンチ２０は、半導体基板１０上にうねりをなしながら形成されることができる。
ディープトレンチ２０の下部は、高濃度ｐ型不純物領域９０に接続されることができる。ディープトレンチ２０の下部は、ディープトレンチ２０の塞がった部分を示す。これは、ディープトレンチ２０を用いて高濃度ｐ型不純物領域９０が形成されたためである。即ち、ディープトレンチ２０の下部に不純物イオンを注入し、これを熱拡散させて高濃度ｐ型不純物領域９０を形成することができる。
ｎ型不純物領域８０も同様にディープトレンチ２０を用いたイオンの注入及び熱拡散によって形成されることができる。
ディープトレンチ２０の内部壁に酸化膜２１が形成されることができ、酸化膜２１はシリコン酸化物であることができる。半導体基板１０としてシリコンウェハを用いる場合、酸化ガスを流すことで簡単にディープトレンチ２０の内部壁に酸化膜２１を形成することができる。具体的には、酸化膜２１はＳｉＯ２であることができる。
酸化膜２１は、ディープトレンチ２０の内部壁にはもちろんのこと、半導体基板１０の前面１１にも形成されることができる。半導体基板１０の前面１１に形成された酸化膜は、エッチングによって除去されることができる。
ディープトレンチ２０の内部には導電性物質２２が充填されることができ、上記導電性物質２２は、具体的には、ポリシリコンを含むことができる。
ディープトレンチ２０は電気的にフローティング状態にあるため、ディープトレンチ２０が占める領域だけ抵抗成分が減少することができ、これにより、半導体素子のＶＣＥ（ｓａｔ）値を減らすことができる。
酸化膜２１は、半導体基板１０の前面１１の外部に突出することができる。酸化膜２１が形成されたディープトレンチ２０の内部に導電性物質２２を充填した後、その上に酸化膜２１を形成するためである。
ディープトレンチ２０の間にゲートトレンチ３０が形成されることができる。ゲートトレンチ３０は、半導体基板１０の前面１１に開口され、その下部は低濃度ｎ型不純物領域７０に接続されることができる。
ゲートトレンチ３０の内部には導電性物質３２を充填することができる。上記導電性物質３２は、具体的には、ポリシリコンを含むことができる。ゲートトレンチ３０の内部に充填された導電性物質３２は、ゲートとしての機能を行う。
ゲートトレンチ２０の内部壁に酸化膜３１が形成されることができ、ディープトレンチ２０の場合と同様の方法で形成されることができる。上記酸化膜３１は、シリコン酸化物であることができる。
酸化膜３１により、ゲートは外部と完全に断絶されることができる。即ち、ゲートは電気的に完全に絶縁された状態である。
酸化膜３１は、半導体基板１０の前面１１の外部に突出することができ、突出した酸化膜は、半導体基板１０の前面１１の一部に延長されて形成されることができる。突出した酸化膜が半導体基板１０の前面１１の一部に延長されることで、ゲートがより安定的に外部と分離されることができる。
半導体基板１０の前面１１のゲートトレンチ３０の開口周囲に高濃度ｎ型またはｐ型不純物領域４１、４２が形成されることができる。図１にはｎ型不純物領域のみが示されているが、これに限定されるものではない。高濃度ｎ型不純物領域は、ｎ型不純物がｎ型不純物領域８０よりも高濃度でドーピングされた領域であり、高濃度ｐ型不純物領域は、ｐ型不純物がｐ型不純物領域５０よりも高濃度でドーピングされた領域である。
半導体基板１０の前面１１にエミッタ電極として機能する前面金属膜１００が形成されることができる。前面金属膜１００は、エミッタ電極として機能することができるほどの導電性を有する物であれば、特に制限されず、具体的には、アルミニウム（ａｌｕｍｉｎｕｍ）またはチタン（ｔｉｔａｎｉｕｍ）を含むことができる。
半導体基板１０の背面１２にコレクタ電極として機能する背面金属膜１１０が形成されることができる。背面金属膜１１０は、コレクタ電極として十分な導電性を有する物であれば、特に制限されず、具体的には、ニッケル（ｎｉｃｋｅｌ）または銀（ｓｉｌｖｅｒ）を含むことができる。
以下では、図２から図７を参照して本発明の他の実施形態である半導体素子の製造方法に関して詳細に説明する。
本発明の他の実施形態である半導体素子の製造方法は、半導体基板１０の用意段階と、ディープトレンチ２０の形成段階と、ｎ型不純物領域８０の形成段階と、高濃度ｐ型不純物領域９０の形成段階と、前面金属膜１００の形成段階と、を含むことができる。
図２を参照すると、半導体基板１０の用意段階において、前面１１及び背面１２を有し、ｎ型不純物で低濃度ドーピングされた半導体基板１０を用意することができる。
上記半導体基板１０は、半導体ウェハであることができ、具体的には、シリコンウェハであることができる。
ｎ型不純物は、５族元素を含むことができ、具体的には、リン（ｐｈｏｓｐｈｏｒ）を含むことができる。
次に、図２を参照すると、ディープトレンチ２０の形成段階において、半導体基板１０に垂直形成され、半導体基板１０の前面１１に開口されたディープトレンチ２０を形成することができる。ディープトレンチ２０は、エッチングによって形成されることができる。
次いで、図３を参照すると、ｎ型不純物領域８０の形成段階において、ディープトレンチ２０の下面にｎ型不純物イオンを注入した後、熱処理してｎ型不純物領域８０を形成することができる。ｎ型不純物は５族元素を含むことができ、具体的には、ほう素（Ｂｏｒｏｎ）を含むことができる。
熱処理は、８００〜１２００℃で行われることができる。前面金属膜１００の融点以上の十分に高い温度で熱処理することで、不純物イオンの活性化率を高めることができる。
次に、図３を参照すると、高濃度ｐ型不純物領域９０の形成段階において、ディープトレンチ２０の下面にｐ型不純物イオンを注入した後、熱処理して高濃度ｐ型不純物領域９０を形成することができる。高濃度ｐ型不純物領域９０は、ｎ型不純物領域８０内に形成されることができる。
熱処理は８００〜１２００℃で行われることができる。前面金属膜１００の融点以上の十分に高い温度で熱処理することで、不純物イオンの活性化率を高めることができる。ｎ型不純物は５族元素を含むことができ、具体的には、リン（ｐｈｏｓｐｈｏｒ）を含むことができる。
次いで、図７を参照すると、前面金属膜１００の形成段階において、半導体基板１０の前面１１にエミッタ電極として機能する前面金属膜１００を形成することができる。前面金属膜１００は、アルミニウム（ａｌｕｍｉｎｕｍ）またはチタン（ｔｉｔａｎｉｕｍ）を含むことができる。
本実施形態は、ｎ型不純物領域８０及び高濃度ｐ型不純物領域９０を形成した後に前面金属膜１００を形成することを特徴とする。
以下では、本実施形態の有利な効果に対し、前面金属膜１００を先ず形成する場合、即ち、半導体基板１０の前面１１にゲートトレンチ３０及び前面金属膜１００を形成した後、半導体基板１０の背面１２に不純物イオンの注入及び熱拡散を行ってｎ型不純物領域８０及び高濃度ｐ型不純物領域９０を形成する場合と比較して説明する。
第一に、不純物イオンの活性化率を増加させることができる。
不純物イオンは、熱拡散工程を経て半導体基板１０の内部に拡散することができると共に、活性化されることができる。熱拡散工程の温度が高いほど、不純物イオンの活性化率が高まる。しかしながら、前面金属膜１００を先に形成する場合には前面金属膜１００の融点以上の温度で熱拡散工程を進行することができない制約があり得る。
アルミニウムを前面金属膜１００の材料に用いる場合には、アルミニウムの融点である約６５０℃まで温度を上げることができず、温度が低いことから、注入された不純物イオンの活性化率は低くなる。例えば、約５００℃程度で熱拡散工程を行う場合、不純物イオンの活性化率は約５〜１０％程度である。８００〜１２００℃で熱拡散工程を行う場合には、不純物イオンの活性化率を約９０％以上まで得ることができるが、前面金属膜１００により温度を上げるには制約が存在する。
それに対し、本発明の場合は、半導体基板１０の前面１１に開口されたディープトレンチ２０を用いて不純物イオンを注入し、これを活性化させた後、半導体基板１０の前面１１に前面金属膜１００を形成するため、前面金属膜１００により熱拡散工程の温度に制約を受けない。
従って、熱拡散工程の温度を１０００℃以上まで十分に上げることができ、不純物イオンの活性化率を９０％以上まで上げることができる。また、温度によって活性化率を調節することができるため、レーザアニール等の高価な装備なくてもＶＣＥ（ｓａｔ）を減少させることができる。
第二に、背面工程を単純化させると共に、背面工程のうちウェハが破損することを防止することができる。
本発明の場合、前面工程でｎ型不純物領域８０及び高濃度ｐ型不純物領域９０を形成した後に背面工程を行い、所望の厚さで半導体基板１０の背面１２を研磨し、コレクタ電極を形成することができる。即ち、背面工程では不純物イオンの注入及び熱拡散工程を行わなくてもよい。
従来は、背面１２を研磨した後、研磨された背面に不純物を注入し、これを熱拡散させて形成させてきたが、本発明の場合、このような工程が省略されるのである。従って、研磨後、さらに薄くなったセラミック基板１０に加えられる作業が少なくなった分、ウェハ破損のおそれを画期的に減らすことができる。
特に、ＲＣ−ＩＧＢＴの場合、半導体基板１０の背面１２側に高濃度ｐ型不純物領域９０及びｎ型不純物領域８０が交互配置されるようにＰＥＰ工程（Ｐｈｏｔｏ Ｅｔｃｈ Ｐｒｏｃｅｓｓ）を必要とするが、このような工程を経るとウェハが破損するおそれがあり得る。
しかしながら、本発明の場合、半導体基板１０の前面１１に開口されたディープトレンチ２０を用いて選択的に高濃度ｐ型不純物領域９０を形成することができるため、ＰＥＰ工程を行う必要がなく、これによる工程の単純化及びウェハの破損防止を具現することができる。
図４を参照すると、高濃度ｐ型不純物領域９０の形成段階の後、半導体基板１０の前面１１に開口され、低濃度ｎ型不純物領域７０に接続されたゲートトレンチ３０を形成するゲートトレンチ３０の形成段階をさらに含むことができる。
図５を参照すると、ゲートトレンチ３０の形成段階の後、ディープトレンチ２０及びゲートトレンチ３０の内部に酸化膜２１、３１を形成する酸化膜２１、３１の形成段階をさらに含むことができる。酸化膜２１、３１は、シリコン酸化物であることができる。
図５を参照すると、酸化膜２１、３１の形成段階の後、ディープトレンチ２０及びゲートトレンチ３０の内部に導電性物質２２、３２を埋め込むトレンチ２０、３０の埋め込み段階をさらに含むことができる。導電性物質２２、３２は、ポリシリコンを含むことができる。
図６を参照すると、トレンチ２０、３０の埋め込み段階の後、半導体基板１０の背面１２を研磨してｎ型不純物領域８０及び高濃度ｐ型不純物領域９０を露出させる背面加工段階をさらに含むことができる。
半導体基板１０の背面１２を研磨してｎ型不純物領域８０及び高濃度ｐ型不純物領域９０が半導体基板１０の背面１２に露出することができる。
本発明は、半導体基板１０の背面１２にイオンを注入し、これを熱拡散させてｎ型不純物領域８０及び高濃度ｐ型不純物領域９０を形成する場合に比べて背面工程が単純化されることができる。
既にディープトレンチ２０を用いてｎ型不純物領域８０及び高濃度ｐ型不純物領域９０を形成させたため、背面工程では単純に研磨工程のみを行えばよいためである。
図７を参照すると、背面加工段階の後、半導体基板１０の背面１２にコレクタ電極として機能する背面金属膜１１０を形成する背面金属膜１１０の形成段階をさらに含むことができる。背面金属膜１１０は、ニッケル（ｎｉｃｋｅｌ）または銀（ｓｉｌｖｅｒ）を含むことができる。
その他、半導体基板１０、ｎ型またはｐ型不純物領域、前面金属膜１００及び背面金属膜１１０等に関する事項は、前述した実施形態において説明されたものと同一である。
本明細書で用いられた用語は特定の実施例を説明するためものであり、本発明を限定するものではない。また、単数を示す表現は、文脈からそうではないことが明らかでない限り、複数の意味を含むものである。
「含む」または「有する」等の用語は、明細書上に記載された特徴、数字、段階、動作、構成要素またはこれらを組み合わせたものが存在することを意味するものであって、これを排除するためのものではない。
本発明は、上述した実施形態及び添付の図面により限定されず、添付の特許請求の範囲により限定される。
従って、特許請求の範囲に記載された本発明の技術的思想を外れない範囲内で当技術分野の通常の知識を有する者による多様な形態の置換、変形及び変更が可能であり、これも本発明の範囲に属する。
１０ 半導体基板
１１ 半導体基板の前面
１２ 半導体基板の背面
２０ ディープトレンチ
３０ ゲートトレンチ
２１、３１ 酸化膜
２２、３２ 導電性物質
４１、４２ 高濃度ｎ型不純物領域（ｎ＋）
５０ ｐ型不純物領域（ｐ）
６０、８０ ｎ型不純物領域（ｎ）
７０ 低濃度ｎ型不純物領域（ｎ−）
９０ 高濃度ｐ型不純物領域（ｐ＋）
１００ 前面金属膜
１１０ 背面金属膜

Claims (37)

  1. 第１面及び第２面を有し、前記第１面側からｐ型不純物領域、低濃度ｎ型不純物領域及びｎ型不純物領域を順に有し、前記ｎ型不純物領域内に高濃度ｐ型不純物領域を有し、前記ｎ型不純物領域及び前記高濃度ｐ型不純物領域は、前記第２面に露出した半導体基板と、
    前記半導体基板に垂直形成されて前記半導体基板の第１面に開口され、底部が前記高濃度ｐ型不純物領域に接続されたディープトレンチと、
    前記ディープトレンチを電気的にフローティング状態にするために、前記ディープトレンチの内部壁及び前記ディープトレンチの前記開口を覆うように配置された酸化膜と
    を含む、半導体素子。
  2. 前記ｎ型不純物領域は、前記ディープトレンチの底面にｎ型不純物を注入した後、熱処理することにより形成され、
    前記高濃度ｐ型不純物領域は、前記ディープトレンチの底面にｐ型不純物を注入した後、熱処理することにより形成されている、請求項１に記載の半導体素子。
  3. 前記半導体基板は、半導体ウェハである、請求項１または２に記載の半導体素子。
  4. 前記ｐ型不純物領域と前記低濃度ｎ型不純物領域との間にｎ型不純物領域を有する、請求項１から３の何れか１項に記載の半導体素子。
  5. 前記酸化膜は、前記半導体基板の第１面の外部に突出する、請求項１に記載の半導体素子。
  6. 前記酸化膜は、シリコン酸化物である、請求項１に記載の半導体素子。
  7. 前記ディープトレンチの内部に導電性物質が充填される、請求項１から６の何れか１項に記載の半導体素子。
  8. 前記導電性物質は、ポリシリコンを含む、請求項７に記載の半導体素子。
  9. 前記半導体基板の第１面に開口されたゲートトレンチが前記ディープトレンチの間に形成され、前記ゲートトレンチの底部は、前記低濃度ｎ型不純物領域に接続される、請求項１から８の何れか１項に記載の半導体素子。
  10. 前記ゲートトレンチの内部壁に酸化膜が形成される、請求項９に記載の半導体素子。
  11. 前記ゲートトレンチに形成された前記酸化膜の一部は、前記半導体基板の第１面の外部に突出する、請求項１０に記載の半導体素子。
  12. 突出した前記酸化膜の一部は、前記半導体基板の第１面の一部に延長されて形成される、請求項１１に記載の半導体素子。
  13. 前記酸化膜は、シリコン酸化物である、請求項１０から１２の何れか１項に記載の半導体素子。
  14. 前記ゲートトレンチの内部に導電性物質が充填される、請求項９から１３の何れか１項に記載の半導体素子。
  15. 前記導電性物質は、ポリシリコンを含む、請求項１４に記載の半導体素子。
  16. 前記半導体基板の第１面の前記ゲートトレンチの開口周囲に高濃度ｐ型またはｎ型不純物領域が形成される、請求項９から１５の何れか１項に記載の半導体素子。
  17. 前記ｎ型不純物は、５族元素を含む、請求項１から１６の何れか１項に記載の半導体素子。
  18. 前記ｐ型不純物は、３族元素を含む、請求項１から１７の何れか１項に記載の半導体素子。
  19. 前記半導体基板の第１面にエミッタ電極として機能する第１面金属膜が形成される、請求項１から１８の何れか１項に記載の半導体素子。
  20. 前記第１面金属膜は、アルミニウム（ａｌｕｍｉｎｕｍ）またはチタン（ｔｉｔａｎｉｕｍ）を含む、請求項１９に記載の半導体素子。
  21. 前記半導体基板の第２面にコレクタ電極として機能する第２面金属膜が形成される、請求項１から２０の何れか１項に記載の半導体素子。
  22. 前記第２面金属膜は、ニッケル（ｎｉｃｋｅｌ）または銀（ｓｉｌｖｅｒ）を含む、請求項２１に記載の半導体素子。
  23. 第１面及び第２面を有し、ｎ型不純物で低濃度ドーピングされて、低濃度ｎ型不純物領域を有する半導体基板を用意する半導体基板の用意段階と、
    前記半導体基板に垂直形成されて前記半導体基板の第１面に開口されたディープトレンチを形成するディープトレンチの形成段階と、
    前記ディープトレンチの底面にｎ型不純物イオンを注入した後、熱処理してｎ型不純物領域を形成するｎ型不純物領域の形成段階と、
    前記ディープトレンチの底面にｐ型不純物イオンを注入し後、熱処理して前記ｎ型不純物領域内に高濃度ｐ型不純物領域を形成する高濃度ｐ型不純物領域の形成段階と、
    前記半導体基板の第１面にエミッタ電極として機能する第１面金属膜を形成する第１面金属膜の形成段階と
    を含む、半導体素子の製造方法。
  24. 前記ディープトレンチを形成する段階において、前記ディープトレンチは、エッチング工程によって形成される、請求項２３に記載の半導体素子の製造方法。
  25. 前記ｎ型不純物領域を形成する段階において、前記熱処理は８００〜１２００℃で行われる、請求項２３または２４に記載の半導体素子の製造方法。
  26. 前記高濃度ｐ型不純物領域を形成する段階において、前記熱処理は８００〜１２００℃で行われる、請求項２３から２５の何れか１項に記載の半導体素子の製造方法。
  27. 前記第１面金属膜は、アルミニウム（ａｌｕｍｉｎｕｍ）またはチタン（ｔｉｔａｎｉｕｍ）で形成される、請求項２３から２６の何れか１項に記載の半導体素子の製造方法。
  28. 前記ｎ型不純物は、５族元素を含む、請求項２３から２７の何れか１項に記載の半導体素子の製造方法。
  29. 前記ｐ型不純物は、３族元素を含む、請求項２３から２８の何れか１項に記載の半導体素子の製造方法。
  30. 前記半導体基板は、半導体ウェハである、請求項２３から２９の何れか１項に記載の半導体素子の製造方法。
  31. 前記高濃度ｐ型不純物領域の形成段階の後、前記半導体基板の第１面に開口され、前記低濃度ｎ型不純物領域に接続されたゲートトレンチを形成するゲートトレンチの形成段階をさらに含む、請求項２３から３０の何れか１項に記載の半導体素子の製造方法。
  32. 前記ゲートトレンチの形成段階の後、前記ディープトレンチ及び前記ゲートトレンチの内部に酸化膜を形成する酸化膜の形成段階をさらに含む、請求項３１に記載の半導体素子の製造方法。
  33. 前記酸化膜の形成段階の後、前記ディープトレンチ及び前記ゲートトレンチの内部に導電性物質を埋め込むトレンチの埋め込み段階をさらに含む、請求項３２に記載の半導体素子の製造方法。
  34. 前記導電性物質は、ポリシリコンを含む、請求項３３に記載の半導体素子の製造方法。
  35. 前記トレンチの埋め込み段階の後、前記半導体基板の第２面を研磨して前記ｎ型不純物領域及び前記高濃度ｐ型不純物領域を露出させる第２面加工段階をさらに含む、請求項３３または３４に記載の半導体素子の製造方法。
  36. 前記第２面加工段階の後、前記半導体基板の第２面にコレクタ電極として機能する第２面金属膜を形成する第２面金属膜の形成段階をさらに含む、請求項３５に記載の半導体素子の製造方法。
  37. 前記第２面金属膜は、ニッケル（ｎｉｃｋｅｌ）または銀（ｓｉｌｖｅｒ）を含む、請求項３６に記載の半導体素子の製造方法。
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