JP6098327B2

JP6098327B2 - 半導体装置

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Publication number: JP6098327B2
Application number: JP2013087712A
Authority: JP
Inventors: 淳志笠原; 大槻　浩; 浩大槻
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2013-04-18
Filing date: 2013-04-18
Publication date: 2017-03-22
Anticipated expiration: 2033-04-18
Also published as: JP2014212209A

Description

本発明は、半導体装置に関する。

従来から、大電流に対応するパワー用の半導体装置として、ＬＤＭＯＳ（laterally diffused metal oxide semiconductor）やＩＧＢＴ(Insulated Gate Bipolar Transistor)等が知られている。そして、このような半導体装置では、数百Ｖ以上の高電圧が印加されると、局所的に電界の集中が起きて、耐圧が低下するといった問題がある。このような半導体装置において、耐圧の低下を抑制する技術としては、例えば、特許文献１に示すものがある。

特許文献１には、シリコン基板（１）と高抵抗シリコン層（４）が酸化膜（２）（埋込絶縁層）を介して接合されたシリコンオンインシュレータ（ＳＯＩ）構造の基板を有し、高抵抗シリコン層（４）に素子領域が形成されて構成された高耐圧半導体素子が開示されている。そして、この特許文献１には、高抵抗シリコン層４の底部に、この高抵抗シリコン層４よりもキャリア濃度の高いｎ^-型バッファ層１０を設けることで、このｎ^-型バッファ層１０が電界を緩和するように働き、高耐圧特性が得られることが記載されている。

特開平５−１３６４３６号公報

ところで、基板の厚さ方向（縦方向）の耐圧をさらに向上させるために、ＳＯＩ構造を備えた半導体装置において、埋込絶縁層を厚く形成することがある。この埋込絶縁層は、例えば、酸化炉において長時間熱処理を行うことでシリコン基板（支持基板）上に形成することができるが、このとき外部（酸化炉のヒータなど）から半導体基板中へＣｕやＦｅ、Ｎｉなどの重金属が拡散して入り込んでしまうといった問題がある。そして、このように半導体基板中に取り込まれた重金属が、半導体素子のゲート酸化膜へ取り込まれたりすると、ゲート耐圧の低下を招く虞がある。

このような重金属汚染の影響を抑える技術としては、半導体基板の内部に故意に格子歪み層（ゲッタリングサイト）を作り、その歪み応力によって、重金属を捕獲する方法（ゲッタリング法）が知られている。この歪み応力が大きいほど、重金属の捕獲効率も向上するが、一方で過剰に格子歪み層を作りすぎると、歪み層を作製する際のインプラダメージに起因して結晶欠陥が多く発生し、リーク電流が発生しやすくなるという問題がある。また、Ｃｕは、Ｆｅ、Ｎｉなどに比べ、シリコンやＳｉＯ_２中での拡散長が比較的大きいため、Ｃｕの捕獲効率を高めるためには結晶欠陥を多くせざるを得えず、ゲッタリング特性の向上とリーク電流の抑制を両立させることが難しかった。

本発明は、上述した課題を解決するためになされたものであり、高耐圧化を図ることが可能な半導体装置において、リーク電流の発生を抑えつつ、ゲッタリング特性を向上させることが可能な構成を提供することを目的とする。

上記目的を達成するため、本発明は、支持基板と、シリコンを主体として構成される第１導電型の第１半導体層と、前記支持基板と前記第１半導体層との間に埋め込まれた埋込絶縁層とを備えたシリコンオンインシュレータ構造を有した半導体基板と、前記第１半導体層の表層側に形成された半導体素子とを備え、前記埋込絶縁層は、厚さが４μｍ以上であり、前記第１半導体層には、当該第１半導体層において電気的に不活性となる中性元素が１．０×１０^１３ａｔｏｍｓ／ｃｍ^２以上、且つ、５．０×１０^１３ａｔｏｍｓ／ｃｍ^２以下のドーズ量でイオン注入されており、前記第１半導体層（２）において埋込絶縁層（４）と隣接する領域には、アンチモン、リン、ヒ素のうち、いずれか１種類若しくは複数種類の元素が、１．０×１０ ^１２ａｔｏｍｓ／ｃｍ ^２以上、且つ、１．７×１０ ^１２ａｔｏｍｓ／ｃｍ ^２以下のドーズ量でイオン注入されていることを特徴とする。

本発明者らが鋭意研究した結果、埋込絶縁層を所定の厚さで形成し、さらに、この埋込絶縁層上に形成された第１半導体層中に特定の元素を所定量イオン注入することで、高耐圧化を図ると共にゲッタリング特性の向上を図ることができるという知見を得た。

すなわち、請求項１の半導体装置では、支持基板と、シリコンを主体として構成される第１導電型の第１半導体層と、支持基板と第１半導体層との間に埋め込まれた埋込絶縁層とを備えたシリコンオンインシュレータ構造を有した半導体基板と、第１半導体層の表層側に形成された半導体素子とを備えている。そして、埋込絶縁層は、厚さが４μｍ以上で形成されている。このように、埋込絶縁層が４μｍ以上と比較的大きな厚さを有しているので、当該半導体装置の高耐圧化を図ることが可能となる。

さらに、第１半導体層には、当該第１半導体層に対して電気的に不活性となる中性元素が１．０×１０^１３ａｔｏｍｓ／ｃｍ^２以上、且つ、５．０×１０^１３ａｔｏｍｓ／ｃｍ^２以下のドーズ量でイオン注入されている。一般的に、４μｍ以上の大きな厚さの埋込絶縁層を形成する場合には、酸化炉で長時間熱処理するため、ＣｕやＦｅ、Ｎｉなどの不要な重金属が多く入り込んでしまうといった問題がある。しかしながら、本発明では、第１半導体層に対して、規定されたドーズ量で中性元素をイオン注入することで、リーク電流の発生を最小限に抑えつつ、ゲッタリングサイトとして有効な格子歪み層を形成することができる。したがって、高耐圧化を図ることが可能な半導体装置において、リーク電流の発生を抑えつつ、ゲッタリング特性を向上させることが可能となる。

図１は、第１実施形態に係る半導体装置を示す断面説明図である。図２は、Ａｒドーズ量を変えたときのリーク電流の測定結果を示すグラフである。図３は、Ａｒドーズ量を変えたときのＣｕ濃度の測定結果を示すグラフである。図４は、Ｓｂドーズ量および埋込酸化膜の厚さとブレークダウン電圧の関係を示すグラフである。図５は、ゲッタリングサイトが形成されていない従来構造の半導体装置におけるＣｕ濃度と歩留まりの関係を示すグラフである。図６は、ＳＯＩ基板の製造工程を示す断面説明図である。

［第１実施形態］
以下、本発明の第１実施形態について、詳細に説明する。

図１に示すように、本実施形態の半導体装置１は、ＩＧＢＴとして構成されるものであり、Ｎ−型シリコンにて構成されたＳＯＩ（Silicon On Insulator）層２と、支持基板３とＳＯＩ層２との間に埋め込まれた埋込酸化膜４とから構成されるシリコンオンインシュレータ構造を有したＳＯＩ基板５を備えている。そして、ＳＯＩ層２の表層側には、半導体素子５０が形成されている。なお、ＳＯＩ層２は「第１導電型の第１半導体層」の一例に相当する。また、ＳＯＩ基板５は、「半導体基板」の一例に相当し、埋込酸化膜４は、「埋込絶縁層」の一例に相当する。

埋込酸化膜４は、例えば、ＳｉＯ_２膜などから構成されている。この埋込酸化膜４の厚さは、４〜１０μｍ、より好ましくは５〜７μｍの範囲内にあるとよい。埋込酸化膜４の厚さが４μｍ未満になると、５００Ｖ以上の耐圧を確保することが難しくなるためである。また、埋込酸化膜４の厚さが１０μｍを超えると、酸化時間に比較的長い時間を要するため、低コスト化を図ることが難しくなるためである。

ＳＯＩ層２は、例えば、キャリア濃度が１．０×１０^１４ｃｍ^−３程度のＮ−型のシリコン層としてＳＯＩ基板５の主面側（図１において上側）に配置されており、支持基板３に貼り合わせたシリコン基板を所定の厚さに研磨することで形成することができる。このＳＯＩ層２は、５００Ｖ以上の耐圧を確保するために、１５μｍ以上の厚さで形成されている。このように、ＳＯＩ層２の厚さを１５μｍ以上にすることで、高耐圧化を図ることができる。

このＳＯＩ層２には、当該ＳＯＩ層２において電気的に不活性となる中性元素が、１．０×１０^１３ａｔｏｍｓ／ｃｍ^２以上、且つ、５．０×１０^１３ａｔｏｍｓ／ｃｍ^２以下のドーズ量で、ＳＯＩ層２の裏側（半導体素子５０が形成される表層側とは反対側）からイオン注入されてなる格子歪み層８が設けられている。ＳＯＩ層２に対して電気的に中性となる元素のドーズ量が、１．０×１０^１３ａｔｏｍｓ／ｃｍ^２未満では、Ｃｕなどの拡散長の比較的大きな重金属を十分に捕獲することができないためであり、５．０×１０^１３ａｔｏｍｓ／ｃｍ^２を超えると、リーク電流が急激に増加するためである。

具体的に、ＳＯＩ層２にイオン注入される元素として、例えば、Ａｒ、Ｈｅ、Ｎｅ、Ｋｒ、Ｘｅ、Ｃ、Ｏ、Ｓｉなどを用いることができる。これら元素のうちから１種のみを用いてもよく、２種以上を組み合わせてもよい。この中でも、好ましくは、比較的安価で取り扱いやすく、汎用性が高いＡｒを用いるとよい。

さらに、ＳＯＩ層２には、埋込酸化膜４と隣接する領域（即ち、埋込酸化膜４の上側の領域）に、Ｓｂ、Ｐ、Ａｓのうち、いずれか１種類若しくは複数種類の元素が、１．０×１０^１２ａｔｏｍｓ／ｃｍ^２以上、且つ、１．７×１０^１２ａｔｏｍｓ／ｃｍ^２以下のドーズ量でイオン注入されてなるＮ拡散層６が設けられている。このように、Ｎ拡散層６を設けることで、このＮ拡散層６により空乏層の広がりを調整することができるため、高耐圧化を図ることができる。なお、ＳＯＩ層２に対して活性となる元素のドーズ量が、１．０×１０^１２ａｔｏｍｓ／ｃｍ^２未満では、このＮ拡散層６が高耐圧化にそれほど寄与しなくなり、１．７×１０^１２ａｔｏｍｓ／ｃｍ^２を超えると、高いブレークダウン電圧が得られなくなる。そのため、上記ドーズ量の範囲でイオン注入することが好ましい。また、Ｓｂ、Ｐ、Ａｓのうち、好ましくは、シリコンに対してイオン半径の差が大きなＳｂを用いるとよい。Ｓｂを用いることで、格子歪みをより大きくすることができ、上述した電気的に不活性となる中性元素とともに、Ｃｕなどの重金属の捕獲をより効率的に行うことができる。

また、ＳＯＩ層２中には、Ｃｕが３．０×１０^９ａｔｏｍｓ／ｃｍ^２以上含有されていてもよい。通常、Ｃｕなどの重金属は、埋込酸化膜４（酸化膜９２）を酸化炉にて熱処理して形成する過程で、酸化炉のヒータなどから拡散してＳＯＩ層２中に取り込まれやすい。そして、特に、Ｃｕは拡散長が比較的大きいため、ＣｕがＳＯＩ層２の表層側まで到達し、ゲート酸化膜３８中に入り込んでゲート耐圧を低下させてしまい、結果として歩留まりを低下させるといった問題があった。図５は、ゲッタリングサイトが形成されていない従来構造の半導体装置におけるＣｕ濃度と歩留まりの関係を示すグラフである。図５に示すように、Ｃｕ濃度が３．０×１０^９ａｔｏｍｓ／ｃｍ^２以上になると、急激に歩留まりが低下することがわかる。しかしながら、本実施形態では、ＳＯＩ層２中に、Ｃｕが３．０×１０^９ａｔｏｍｓ／ｃｍ^２以上含有されていても、ゲッタリンングサイトがＳＯＩ層２中に形成されているために、歩留まりの低下を抑えることができる。なお、ＳＯＩ層２中のＣｕの含有量の上限値は、ゲッタリングサイトによる捕獲限度など観点から、好ましくは、３．０×１０^１５ａｔｏｍｓ／ｃｍ^２以下であるとよい。

次に、このように構成されたＳＯＩ基板５の製造工程を説明する。
まず、ＳＯＩ層２に用いる単結晶のシリコン基板６０を用意する（図６（Ａ））。このシリコン基板６０としては、例えば、ＣＺ基板で導電型Ｎ型（ドープ材：リン）のシリコンよりなる基板で、結晶面方位が＜１００＞であり、抵抗率１〜５０Ωｃｍのものを用いる。

次に、シリコン基板６０の所望の深さにゲッタリングサイトとして機能する格子歪み層８を形成する。例えば、シリコン基板６０の表面に熱酸化により厚さ２０ｎｍの熱酸化膜９０を形成し、２００ｋｅＶ以下（例えば、１００ｋｅＶ）の電圧を印加してＡｒイオンを、１．０×１０^１３ａｔｏｍｓ／ｃｍ^２以上、且つ、５．０×１０^１３ａｔｏｍｓ／ｃｍ^２以下のドーズ量でイオン注入する。このように、Ａｒイオン注入のダメージによってシリコンの結晶格子に歪みが発生し、格子歪み層８が形成される。さらに、２００ｋｅＶ以下（例えば、１００ｋｅＶ）の電圧を印加してＳｂイオンを、１．０×１０^１２ａｔｏｍｓ／ｃｍ^２以上、且つ、１．７×１０^１２ａｔｏｍｓ／ｃｍ^２以下のドーズ量でイオン注入し、Ｎ拡散層６を形成する（図６（Ｂ））。

次に、シリコン基板６０を希フッ酸溶液中に浸漬して表面の熱酸化膜９０をエッチング除去する（図６（Ｃ））。そして、シリコン基板６０と同一表面積を有する単結晶シリコンよりなる支持基板３を用意し、この支持基板３の表面に熱酸化により、４〜１０μｍ、より好ましくは５〜７μｍの厚さの酸化膜９２を形成する（図６（Ｄ））。

格子歪み層８及びＮ拡散層６を形成したシリコン基板６０と酸化膜９２を有するシリコン基板６０をＳＣ１洗浄液で洗浄し、Ｎ拡散層６を形成した側のシリコン面と酸化膜９２が密着するように２つの基板３、６０を重ね合わせて密着させる。次に、酸素又は窒素雰囲気中において９００〜１２００℃で３０〜１２０分間熱処理して、シリコン面及び酸化膜９２を介して２つの基板を強固に貼り合わせる。これにより、酸化膜９２にて支持基板３とシリコン基板６０との間に埋め込まれた埋込酸化膜４が構成される（図６（Ｅ））。

次に、シリコン基板６０の表面を研磨して、１５μｍ程度の厚さにするとともに平滑化する。これにより、シリコン基板６０にてＳＯＩ層２が構成される。このようにして、ＳＯＩ基板５を製造することができる。そして、ＳＯＩ層２の表層側に、公知の方法などによって半導体素子５０を形成し、半導体装置１を製造することができる。

次に、ＳＯＩ層２の表層側に形成される半導体素子５０について図１を参照して説明する。
半導体素子５０は、横型のＩＧＢＴとして構成されている。ＳＯＩ層２は、ドリフト層として機能し、このＳＯＩ層２の表層にＮウェル領域１１、１２、１３が形成されている。そして、これらＮウェル領域１１、１２、１３内には、それぞれＰ領域１５、１６、１７が形成されている。

Ｐ領域１５内には、Ｎ＋領域１９が形成されている。そして、Ｎ＋領域１９上には、エミッタ電極３２と、ゲート電極３４が設けられている。Ｐ領域１６内には、２つのＮ＋領域２０、２１が形成されている。Ｎ＋領域２０上には、ゲート電極３４と、エミッタ電極３２が設けられている。また、Ｎ＋領域２１上にも、ゲート電極３４と、エミッタ電極３２が設けられている。

Ｎ＋領域１９上とＮ＋領域２０上には同一のゲート電極３４が設けられており、Ｎ＋領域２１上に設けられたゲート電極３４と接続されている。そして、これらゲート電極３４の下層側には、ゲート酸化膜３８が設けられている。また、Ｎ＋領域２１上に設けられたゲート電極３４は、後述するフィールドプレート３５の一端部に接続されている。さらに、Ｎ＋領域１９上に設けられたエミッタ電極３２と、Ｎ＋領域２０とＮ＋領域２１に跨るように設けられたエミッタ電極３２とは互いに接続されている。

Ｐ領域１７内には、Ｐ＋領域２３が形成されている。そして、Ｐ領域１７上およびＰ＋領域２３上には、コレクタ電極３６がそれぞれ設けられている。また、Ｎウェル領域１２とＮウェル領域１３の間の領域に跨るように、ＬＯＣＯＳ酸化膜２５が形成されている。そして、このＬＯＣＯＳ酸化膜２５上に、電極３０と同材質で構成されるフィールドプレート３５が設けられている。

次に、このように構成される半導体装置１において、Ａｒドーズ量を変えたときのリーク電流の測定結果を図２に示す。なお、印加電圧４５０Ｖ、１５０℃の温度下で測定した。図２からもわかるように、Ａｒドーズ量が５．０×１０^１３ａｔｏｍｓ／ｃｍ^２を超えると、リーク電流が急激に増加していることがわかる。すなわち、図２の結果からも、Ａｒドーズ量が、５．０×１０^１３ａｔｏｍｓ／ｃｍ^２未満では、リーク電流を比較的低く抑えられることが確認できる。

また、Ａｒドーズ量を変えたときのＣｕ濃度の測定結果を図３に示す。なお、ＩＣＰ−ＭＳ（誘導結合プラズマ質量分析装置）を用い、ＳＯＩ層２の表層のＣｕ濃度を測定した。図３からもわかるように、Ａｒドーズ量が増加するにつれＣｕ濃度が減少していることがわかる。

次に、Ｓｂドーズ量および埋込酸化膜４の厚さとブレークダウン電圧の関係を図４に示す。なお、図４中、黒丸は測定値であり、白丸及び埋込酸化膜４の厚さが４．７５μｍのときのデータはシミュレーション値を表している。図４からもわかるように、Ｓｂのドーズ量が、１．７×１０^１２ａｔｏｍｓ／ｃｍ^２以下では、比較的高いブレークダウン電圧が得られていることがわかる。また、Ｓｂドーズ量がゼロの場合であっても、５００Ｖ程度の値が得られていることがわかる。さらに、埋込酸化膜４の厚さを４μｍ以上にすることで、５００Ｖ以上の耐圧を確保できることが確認できる。

以上説明したように、本第１実施形態に係る半導体装置１によれば、支持基板３と、シリコンを主体として構成される第１導電型のＳＯＩ層２と、支持基板３とＳＯＩ層２との間に埋め込まれた埋込酸化膜４とを備えたシリコンオンインシュレータ構造を有したＳＯＩ基板５と、ＳＯＩ層２の表層側に形成された半導体素子５０とを備えている。そして、埋込酸化膜４は、厚さが４μｍ以上で形成されている。このように、埋込酸化膜４が４μｍ以上と比較的大きな厚さを有しているので、当該半導体装置１の高耐圧化を図ることが可能となる。
さらに、ＳＯＩ層２には、当該ＳＯＩ層２に対して電気的に不活性となる中性元素が１．０×１０^１３ａｔｏｍｓ／ｃｍ^２以上、且つ、５．０×１０^１３ａｔｏｍｓ／ｃｍ^２以下のドーズ量でイオン注入されている。一般的に、４μｍ以上の大きな厚さの埋込酸化膜４を形成する場合には、酸化炉で長時間熱処理するため、ＣｕやＦｅ、Ｎｉなどの不要な重金属が多く入り込んでしまうといった問題がある。しかしながら、本発明では、ＳＯＩ層２に対して、このように規定されたドーズ量で中性元素をイオン注入することで、リーク電流の発生を最小限に抑えつつ、ゲッタリングサイトとして有効な格子歪み層を形成することができる。したがって、高耐圧化を図ることが可能な半導体装置１において、リーク電流の発生を抑えつつ、ゲッタリング特性を向上させることが可能となる。

また、埋込酸化膜４は、厚さが１０μｍ以下で構成されている。通常、埋込酸化膜４の厚さが１０μｍを超えると、酸化時間に比較的長い時間を要するため、低コスト化を図ることが難しくなる。しかしながら、本発明では、埋込酸化膜４の厚さが１０μｍ以下であるので、酸化時間を比較的短く抑えることができる。

また、ＳＯＩ層２において埋込酸化膜４と隣接する領域には、アンチモン、リン、ヒ素のうち、いずれか１種類若しくは複数種類の元素が１．０×１０^１２ａｔｏｍｓ／ｃｍ^２以上、且つ、１．７×１０^１２ａｔｏｍｓ／ｃｍ^２以下のドーズ量でイオン注入されている。これにより、空乏層の広がりを調整することができるため、高耐圧化をより図ることができる。

また、ＳＯＩ層２中には、Ｃｕが３．０×１０^９ａｔｏｍｓ／ｃｍ^２以上含有されている。このように、ＳＯＩ層２中に、Ｃｕが３．０×１０^９ａｔｏｍｓ／ｃｍ^２以上の比較的高い濃度で含有されていても、ゲッタリンングサイトとして有効な格子歪み層が形成されているために、歩留まりの低下を抑えることができる。

［他の実施形態］
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。

上記実施形態では、半導体素子５０がＩＧＢＴから構成された例を示したが、これに限定されず、例えば半導体素子５０がＬＤＭＯＳから構成されていてもよい。

上記実施形態では、ＳＯＩ層２の埋込酸化膜４と隣接する領域に、Ｎ拡散層６を設けた構成を例示したが、これに限定されず、Ｎ拡散層６を設けない構成としてもよい。

１…半導体装置
２…ＳＯＩ層（第１導電型の第１半導体層）
３…支持基板
４…埋込酸化膜（埋込絶縁層）
５…ＳＯＩ基板（半導体基板）
６…Ｎ拡散層
８…格子歪み層
５０…半導体素子

Claims

支持基板（３）と、シリコンを主体として構成される第１導電型の第１半導体層（２）と、前記支持基板（３）と前記第１半導体層（２）との間に埋め込まれた埋込絶縁層（４）とを備えたシリコンオンインシュレータ構造を有した半導体基板（５）と、
前記第１半導体層（２）の表層側に形成された半導体素子（５０）と、
を備え、
前記埋込絶縁層（４）は、厚さが４μｍ以上であり、
前記第１半導体層（２）には、当該第１半導体層（２）において電気的に不活性となる中性元素が１．０×１０^１３ａｔｏｍｓ／ｃｍ^２以上、且つ、５．０×１０^１３ａｔｏｍｓ／ｃｍ^２以下のドーズ量でイオン注入されており、
前記第１半導体層（２）において埋込絶縁層（４）と隣接する領域には、アンチモン、リン、ヒ素のうち、いずれか１種類若しくは複数種類の元素が、１．０×１０ ^１２ａｔｏｍｓ／ｃｍ ^２以上、且つ、１．７×１０ ^１２ａｔｏｍｓ／ｃｍ ^２以下のドーズ量でイオン注入されていることを特徴とする半導体装置。
前記埋込絶縁層（４）は、厚さが１０μｍ以下であることを特徴とする請求項１に記載の半導体装置。
前記第１半導体層（２）中には、銅が３．０×１０^９ａｔｏｍｓ／ｃｍ^２以上含有されていることを特徴とする請求項１または請求項２に記載の半導体装置。