KR960006107B1 - 저출력-용량 2중 확산형 전계효과 트랜지스터 - Google Patents

Abstract

내용 없음

Description

저출력-용량 2중 확산형 전계효과 트랜지스터

제1도는 본 발명에 따른 DMOSFET 실시예의 주요부분에서 확대된 단면도,

제2도는 제1도의 DMOSFET에 해당하는 회로도,

제3도는 본 발명에 따른 또다른 DMOSFET 실시예의 주요부분에서 확대된 단면도,

제4도는 제3도의 DMOSFET에 해당하는 회로도,

제5도는 제3도의 DMOSFET가 파워 반도체 장치로 채택되는 고체 릴레이의 작용국면을 도시하는 회로도

(발명의 배경)

본 발명은 저출력용량을 갖는 파워 반도체 장치에 관한 것이며 특히 2중 확산형 금속 산화물 반도체 전계효과 트랜지스터(double-diffused metal-oxide-semiconductor field effect transistor "DMOSFET"라고 언급)에 관한 것이다.

언급되는 DMOSFET의 종류는 고체 릴레이등의 파워 반도체 장치와 같은 높은 브레이크 다운 전압, 고속 스위칭 및 고잡음 저항을 요구하는 장치에서 효과적으로 이용될 수 있다.

(관련기술의 설명)

일반적으로 DMOSFET는 높은 브레이크다운 전압, 고속 스위칭 및 고잡음 저항의 특성을 보여주며, 그 구조로 인해 전류밀도는 높으나 비-DMOS형 FET의 경우보다는 ON-저항이 낮은 장점이 있다. 더우기 DMOSFET는 소위 오프된 전압을 갖지 않는 유니폴라 장치이며, 따라서 아무런 왜곡없이 신호를 전달할 수 있는 장점이 있으며, 고체 릴레이에서 DMOSFET를 파워 반도체 장치로서 이용하는 것이 관심을 끌어왔다.

반면에 고체 릴레이에서 종래 DMOSFET가 파워 반도체 장치로 사용될 때에는 출력용량(C_OSS)이 커진다는 문제점이 있었다. 여기서 출력용량(C_OSS)은 게이트와 드레인간의 용량(C_GD)과 드레인과 소오스간의 용량(_GS)의 총합, 즉, C_OSS=C_GD+C_DS′이며, 특히 고주파 신호가 DMOSFET에 의해 ON/OFF 제어되도록 되어있을 경우 상기 신호는 출력용량(C_OSS)을 통해 누설되어야 하는 위험이 발생한다.

예를들어 F. Barson 등에 의한 미국특허 제3, 461, 360호에는 DMOSFET의 기본 배열이 개시되어 있는데, 여기에는 하나의 컵 모양의 도전형 대역이 또다른 도전형 대역에 의해 둘러쌓이므로서 제공되며, 이 컵모양 도전형 대역은 반도체 기판 표면상에서 제공되는 절연막내에 만들어진 구멍을 따라서 형성된다. 또한 예를들면 R.J. Niebuis에 의한 미국특허 제3, 484, 365호에서처럼 기판의 상부 표면상에 형성된 전극에 부가해서 기판의 바닥 표면상에서 드레인 또는 소오스 전극을 형성함으로써 일반적인 DMOSFET가 제공된다.

A. M. Goodman 등에 의한 또다른 미국특허 제4, 455, 565호에 있어서는 차폐전극이 반도체 기판의 소오스 전극을 갖는 상부 표면상에서 드레인 대역상의 절연막상에 형성되며, 게이트 전극이 절연막상에서 형성되지만 단지 채널 영역위의 위치에서 형성된다. 실질적으로 오직 채널 영역위에서 절연막상에 게이트 전극을 갖는 동일한 DMOSFET가 D. J. Coe에 의한 미국특허 제4, 466, 175호에 개시되어 있다.

그러한 Goodman과 Coe의 DMOSFET에 따르면 그 배열이 게이트와 드레인간의 용량(C_GD)을 줄이도록해서 결과적으로 출력용량(C_OSS)을 낮추도록 만들어져 있다

그러나 Goodman과 Coe에 의한 DMOSFET에 있어서는 게이트 전극이 작용되어야 하며 게이트 전극에 있어서 이 작용의 정밀도가 게이트와 드레인간의 용량(C_GD)의 낮아짐에도 불구하고 관건이 되어 왔다.

또한 S. Akiyama 등에 의한 미국특허 제4, 903, 636호에 따르면 절연막이 반도체 기판의 상부 표면상에서 드레인 대역위로 위치해 있는 한 부분에서 더 두껍게 만들어지므로서 게이트와 드레인간의 용량이 낮추어 질 수 있는 장치가 개시되어 있다. 그러나 이와같은 배열에 있어서는 게이트 전압을 가할때 축적층이 게이트 전극 아래 드레인 대역에서는 거의 형성될 수 없으며,ON 저항이 더 커진다는 단점이 대두한다. 또한 L.E CIark에 의한 미국특허 제4, 009, 483호에서도 가아드링 대역이 주요 PN 접합 주위에서 원주형태로 형성됨으로써 상대적으로 높은 브레이크다운 전압특성을 향상시키는 DMOSFET가 개시되어 있다. 이 경우, 주요 PN 접합으로부터 연장된 공핍층이 또한 가아드링을 향해 연장되도록 만들어지며 그 결과 공핍층이 그 기울기에 있어 가능한 완만하게 형성될 수 있으며, DMOSFET에의 내부에서 전계세기가 감소될 수있다. 그러한 가아드링의 공급은 DMOSFET가 높은 브레이크다운 전압을 갖도록 하는데 효과적인 반면, 소오스 전극이 전기적으로 가아드링에 연결되고 이 가아드링과 드레인 사이에의 용량이 드레인과 소오스간용량(C_DS)이 되도록 만들어지므로써 출력용량이 증가해야 한다는 문제점이 있다.

(발명의 요약)

그러므로 본 발명의 주요 목적은 상기와 같은 문제점을 해결하고, 어떠한 왜곡도 없이 출력신호를 전달하고, ON-저항을 증가시킴없이 출력용량(C_OSS)을 낮추며, 고주파신호가 장치의 OFF상태에서 누설되지 않도록 할 수 있는 저출력-용량 2중 확산형 전계효과 트랜지스터(DMOSFET)를 제공하는 것이다.

본 발명에 따라서 이 목적은 다음과 같은 구성 즉, 드레인 단자에 연결된 드레인 전극이 제1도전형의 반도체 기판의 두개의 주요표면중의 하나에 제공되고, 제2도전형의 웰 영역(Well regions)과 제1도전형의 소오스 영역이 반도체 기판의 나머지 주요표면내에서 2중 확산수단에 의해 형성되고, 채널 영역이 웰 영역의 표면내에서 반도체 기판의 제1도전형 대역과 소오스 영역 사이에 있도록 규정되며, 게이트 단자에 접속된 전극에는 채널 영역위로 이들 사이에 위치한 절연막이 제공되며, 제2도전형의 가아드링 영역에 대해서 소오스 단자에 연결된 소오스 전극이 제공되며, 그리고 채널영역을 포함하는 웰 영역 밖으로 제2도전형의 가아드링이 제공되고 게이트 전극이 적어도 용량성분수단을 통해 게이트 단자에 접속되는 것을 특징으로 하는 저출력-용량 2중 확산형 전계효과 트랜지스터(DMOSFET)에 의해서 실현된다

본 발명의 다른 목적 및 장점들은 첨부된 도면에 도시되는 바람직한 실시예를 참고로 아래의 본 발명에 대한 설명이 자세히 진행됨으로써 명확해질 것이다.

(실시예)

일반적으로 예를들어 DMOSFET가 고체 릴레이에서 파워 반도체 장치로서 채택될때, 출력용량(C_OSS)을 낮추기 위해서는 게이트(G)와 드레인(D)과 용량(C_GD) 혹은 드레인(D)과 소오스(S)간의 용량(C_DS)을 낮추는 것이 소망된다. 따라서 DMOSFET의 표면영역을 줄임으로써 출력용량(C_OSS)를 낮출 수는 있지만 ON-저항이 증가하는 바람직하지 않는 결과를 낳는다. 본 발명에 따르면 ON 저항을 증가시키지 않고 적어도 용량성분수단을 게이트 단자에 접속되는 게이트 전극에 접속하는 수단에 의해 DMOSFET의 저출력용량이 실현될 수 있다.

도면을 참고로 본 발명에 따른 저출력용량 DMOSFET를 설명하면, 제1도에는 실제적으로 제1도전형(여기서는 n-형 반도체 대역(2))과 제2도전형(여기서는 채널 영역

(CH)을 형성시키기 위해 n-형 반도체 대역(2)의 한 표면내에 형성되는 p-형 반도체 영역(3)), 및 제1도전형(여기서는 소오스 영역을 구성하기 위해 p-형 반도체 영역(3)의 표면영역내에 형성되는 n-형 반도체 영역)으로 구성되는 반도체 기판(1)을 구비하는 DMOSFET의 실시예가 도시된다.

반도체 기판(1)의 n형 반도체 대역(2)과 소오스 영역을 형성시키기 위한 n-형 반도체 영역(4) 사이에 p-형 반도체 영역의 채널 영역(CH,3) 위로, 절연막(7)과 함께 그 사이에 위치한 게이트 전극(6)이 제공된다. 이 경우에 소오스 영역을 형성시키기 위한 n-형 반도체 영역(4) 뿐만 아니라 채널을 형성시키기 위한 p-형 반도체 영역(3)이 마스크로서 만들어진 게이트 전극(6)으로써 수행되는 2중 확산수단에 의해 형성된다. 또한 p-형 반도체 영역(3)의 외부측상에는 p-형 반도체 영역(8)이 브레이크다운 전압 특성을 향상시키는 목적으로 형성되었다. 또한 반도체 기판(1)의 n-형 반도체 내역(2)의 한 표면에는 소오스 전극(10)이 제공되며, 한편 반도체 대역(2)의 또다른 표면에는 드레인 전극(11)이 제공된다. 이들 게이트 전극(6), 소오스 전극(10),및 드레인 전극(11)에는 각각 게이트 단자(G), 소오스 단자(S) 및 드레인 단자(D)가 접속된다. 게이트 단자(G)에 게이트 전극들(6)을 접속할때, 이들 사이에는 다이오드(13,13a)를 역으로 병렬 접속시킴으로써 출력용량이 낮아질 수 있다. 제2도의 등가회로를 참고로 좀더 상세히 설명하면, 이 회로에서 출력용량(C_OSS1)은 아래식으로 표현된다.

C_OSS1=C_DS+C_P+{ C_GDㆍ(C_GS+C_D)} / { C_GD+C_GS+C_D}

다이오드(13,13a)의 용량(C_D)이 극히 작으므로, 이 식은

C_OSS1 C_DS+C_P+(C_GDㆍC_GS) / (C_GD+C_GS)

으로 될 것이며,

여기서 종래 DMOSFET의 출력용량(C_OSS)는

C_OSS=C_DS+C_P+C_GD

이며, 그 차는

C_OSS-C_OSS1=C_GD{1-C_GS/ (C_GD+C_GS)} > 0

이며, 출력용량이 종래 DMOSFET보다 작다는 것을 알 수 있다.

제3도에는 본 발명에 따른 DMOSFET의 또다른 실시예에 도시되며, 여기서도 제1도의 실시예에서와 동일한 구성요소는 제l도에서와 같이 동일부재번호로 표시된다. 반면에 이 실시예에서는 접촉 전극(9)이 브레이크 다운 전압특성을 향상시키기 위해 p-형 채널-형성 반도체 영역(3) 외부에 형성된 p-형 반도체 영역(8)상에 형성됨으로써 소오스 전극(10)으로부터 분리되며 또다른 다이오드(14,14a)의 역병렬접속이 접촉 전극(9)과 소오스 전극(10)을 가로질러 접속된다.

또한 제4도의 등가회로를 참고로 이 실시예에서 출력용량을 낮추기 위한 동작에 대해 좀더 자세히 설명하면, 등가회로에서 출력용량(C_OSS2)은

C_OSS2=C_DS+(C_D·C_P)/(C_D+C_P) +[{C_GD·(C_CS+C_D)}/{C_GD+C_GS+C_D}

되며, 다이오드 접속(13,13a 및 14,14a)의 출력용량이 극히 작으므로 이 식은

C_OSS2 C_GS+(C_GD·C_GS)/(C_GD+C_GS)

되며, 종래 DMOSFET의 출력용량(C_OSS)과 비교하면

C_OSS-C_OSS2= C_P+C_GD[1- {C_GS/ (C_GD+C_GS) } ] > 0

이며, 이 실시예의 출력용량이 종래 DMOSFET보다 작다는 것을 알 수 있다.

제1도 및 제3도의 DMOSFET에서 다이오드(13과 13a) 또는 다이오드(13,13a와 14,14a)의 역병렬 접속은 용량 성분으로 작용하며, DMOSFET의 기생용량 성분에 직렬로 삽입되게 되어 있으므로 출력용량이 줄어들게 된다. 여기서 역병렬 접속의 다이오드를 용량성분으로 이용하는 것은 효과적이다. 즉, 게이트 전극에 대해서 DMOSFET의 문턱전압(threshold voltage)보다 더 높은 게이트 단자에 가해지는 전압을 제공하고 또한 DMOSFET를 ON상태로 전환하는 기능을 얻기 위해서 게이트 전극들과 이들의 공통 게이트 단자 사이에 위치하는 용량성분수단이 요구된다. 마찬가지로, 브레이크 전압을 유지하기 의해, 접촉 전극과 소오스 전극 사이에 위치한 용량성분수단은 소오스 단자에 대해서 소오스 단자에 가해지는 전압이 소정의 전압보다 더 높은 전압을 제공하기 위해 역시 요구된다. 이러한 요구조건을 고려해보면, 다이오드의 정규방향을 용량성분 수단으로서 이용함으로서 정규방향에서 이동된 다이오드는 예를들어 약 0.6V 이상까지 콘덴서로 동작하지만 더 높은 전압하에서는 단지 도체로 작용해서 원하는 동작이 실현될 수 있다. 다이오드의 역병렬 접속에 있어서 원하는 전하의 유출과 당김이 다이오드중의 하나를 통해 실행된다.

부언하면 게이트 전극은 보통 채택된 폴리실리콘으로 형성된다. 그러므로 앞서의 다이오드는 간단한 방식으로 이용되는 게이트 전극인 폴리실리콘막이 아닌 부분에 대해서 반도체 기판에 제공될 수 있다. 특히 다이오드가 채택된 폴리실리콘으로 형성될 경우, 이 다이오드는 극히 작은 접합 영역을 갖게 되고 그 결과 다이오드 용량(C_D)는 극히 작아지므로 폴리실리콘은 본 발명에 채택됨으로서 그것의 유용성을 찾아야 한다.

제5도는 제3도의 DMOSFET가 파워 반도체 장치로 채택된 고체 릴레이(SSR)가 도시되며, 이 고체 릴레이는 수신된 입력신호에 따라서 광 신호를 발생하는 발광소자(21), 발광소자(21)로부터 방출된 광 신호를수신하면 광기전력을 발생하는 광기전력소자어레이, 광기전력을 게이트단자에 가하면 제1임피던스 상태에서 제2임피던스 상태로 구동되는 파워 DMOSFET(23,23a) 및 파워 DMOSFET(23)의 게이트 전하에 대한 방출수단을 구성하는 제어회로(24)를 구비한다. 이 경우 파워 DMOSFET(23,23a)는 양편 전압 블로킹 배열이 되도록 공통으로 만들어진 이들의 소오스(S)와 함께 직렬로 접속된다. 따라서, 제5도의 고체 릴레이(SSR)에서, 본 발명에 따라서 DMOSFET를 사용함으로서 릴레이(SSR)의 출력용량을 효과적으로 낮출 수 있으며 고주파 컷-오프 능력이 향상될 수 있으며, 릴레이는 고주파 신호의 제어능력에 있어서 효과적으로 향상될 수 있다.

보통 말해서 본 발명에 따른 DMOSFET는 브레이크다운 전압특성에서의 왜곡,ON 저항에서의 증가등과 같은 불리한 점이 발생하는 것없이 출력용량의 줄임을 효과적으로 허용한다는 것을 앞의 설명으로부터 잘 이해할 것이다.

한편 본 발명이 실시예를 통해서 잘 설명되었지만, 본 발명이 이 실시예들에 한정되지 않고 첨부된 청구범위의 영역내에서 실시가능한 모든 변형, 수정 및 등가 배열을 포함한다는 사실을 이해해야 한다.

Claims (10)

1. 두개의 주요표면을 갖는 제1도전형 반도체 기판(1) ; 상기 반도체 기판(1)의 상기 주요표면중의 하나위에 제공되고 드레인 단자(D)에 접속되는 드레인 전극(11) ; 상기 반도체 기판(1)의 상기 주요표면중의 나머지 하나에서 2중 확산에 의해 각각 형성된 상기 제1도전형의 소오스 영역(4) 및 제2도전형의 웰 영역(3) ; 상기 웰 영역(3)의 표면영역에서 상기 반도체 기판(1)의 제1도전형 반도체 대역(2)과 상기 소오스 영역(4) 사이에 있도록 규정되는 채널 영역(CH) ; 절연막(7)이 그 사이에 있으면서 상기 채널 영역(CH)위로 각각 제공되는 게이트 전극(6) ; 및 상기 채널 영역(CH)을 포함하는 상기 웰 영역(3) 외부에 있도록 상기 제1도전형 반도체 대역(2)에 위치하는 상기 제2도전형의 가아드링 영역(8)을 구비하며, 상기 소오스 영역(4)에는 그 위에 소오스 단자(S)에 접속되는 소오스 전극(10)이 제공되며, 상기 게이트 전극(6)은 적어도 용량성분수단

   (13)을 통해 게이트 단자(G)에 접속되는 것을 특징으로 하는 저출력-용량 2중 확산형전계효과 트랜지스터.
2. 제l항에 있어서, 상기 가아드링 영역(8)이 또다른 용량성분수단(14)을 통해서 상기 소오스 전극(S)에 접속되는 것을 특징으로 하는 트랜지스터.
3. 제1항에 있어서, 상기 용량성분수단(13)이 다이오드를 구비하는 것을 특징으로 하는 트랜지스터.
4. 제3항에 있어서, 상기 다이오드는 역병렬 관계로 상호 접속된 쌍(13,13a)으로 제공되는 것을 특징으로 하는 트랜지스터.
5. 제3항에 있어서, 상기 다이오드(13)가 폴리실리콘으로 형성되는 것을 특징으로 하는 트랜지스터.
6. 제2항에 있어서, 상기 용량성분수단(13) 및 또다른 상기 용량성분수단(14) 각각은 다이오드를 구비하는 것을 특징으로 하는 트랜지스터.
7. 제6항에 있어서, 상기 각 용량성분수단의 상기 다이오드가 역병렬 관계로 상호 접속된 쌍(13,13a;14,14a)으로 제공되는 것을 특징으로 하는 트랜지스터.
8. 제6항에 있어서, 상기 다이오드(l3,14)가 폴리실리콘으로 형성되는 것을 특징으로 하는 트랜지스터.
9. 입력신호를 수신하면 광신호를 발생하는 발광수단(21), 상기 발광수단(21)으로부터 방사된 상기 광신호를 수신하면 광기전력을 발생하는 광기전력수단(22), 상기 광기전력수단(22)에 접속되고 게이트 단자(G)를 갖는 파워 DMOSFET(23), 및 상기 게이트 단자(G)에 가해진 상기 광기전력에 따라서 제1임피던스 상태로부터 제2임피던스 상태로 상기 파워 DMOSFET를 구동하기 위한 수단(24)을 구비하며; 상기 파워 DMOSFET(23)는 두개의 주요표면을 갖는 제l도전형 반도체 기판(1), 상기 반도체 기판(1)의 상기 주요표면의 한면위에 제공되고 드레인 단자(D)에 접속된 드레인 전극

   (11), 상기 반도체 기판(1)의 상기 주요표면의 나머지 면에서 2중 확산에 의해 각각 형성되는 제2도전형의 웰 영역(3) 및 상기 제l도전형의 소오스 영역(4), 상기 웰 영역(3)의 표면영역에서 상기 반도체 기판(1)의 제l도전형 반도체 대역(2)과 상기 소오스 영역(4) 사이에 있도록 규정되는 채널 영역(CH), 절연막(7)이 그 사이에 있으면서, 상기 채널 영역위로 각각 제공되는 게이트 전극(6), 및 상기 제1도전형 반도체 대역(2)에서 상기 채널 영역(CH)을 포함하는 상기 웰 영역(3) 외부에 있도록 위치된 상기 제2도전형의 가아드링 영역(8)을 구비하며, 상기 소오스 영역(4)에는 그 위에 소오스 단자(S)에 접속된 소오스 전극(10)이 제공되고, 상기 게이트 전극(6)은 제1용량성분수단(13)을 통해 상기 게이트 단자(G)에 접속되며, 상기 가아드링 영역(8)은 제2용량성분수단(14)을 통해서 상기 소오스 영역에 접속되는 것을 특징으로 하는 고체 릴레이.
10. 제9항에 있어서, 상기 복수의 파워 DMOSFET(23,23a)는 상기 소오스 단자(S)와 직렬로 접속될때 공통이 되도록 제공되는 것을 특징으로 하는 릴레이.