JP3335587B2 - Ｄｃ−ｄｃコンバータ回路 - Google Patents

Ｄｃ−ｄｃコンバータ回路

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JP3335587B2
JP3335587B2 JP36900698A JP36900698A JP3335587B2 JP 3335587 B2 JP3335587 B2 JP 3335587B2 JP 36900698 A JP36900698 A JP 36900698A JP 36900698 A JP36900698 A JP 36900698A JP 3335587 B2 JP3335587 B2 JP 3335587B2
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    • Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、スイッチング素子
を使って入力電圧をオンオフすることでＤＣ−ＤＣ変換
を実行するＤＣ−ＤＣコンバータ回路に関し、特に、セ
ンス抵抗を用いずに高い変換効率を実現できるようにす
るＤＣ−ＤＣコンバータ回路に関する。
【０００２】ノートＰＣなどの電池駆動型装置では、Ａ
Ｃアダプタや乾電池などの電圧を、負荷が必要とする電
圧に変換するＤＣ−ＤＣコンバータ回路を実装してい
る。この電池駆動型装置の実用性を高めていくために
は、ＤＣ−ＤＣコンバータ回路の変換効率を高めていく
必要がある。
【０００３】
【従来の技術】ノートＰＣなどの電池駆動型装置に実装
されるＤＣ−ＤＣコンバータ回路では、ＰＷＭ制御を行
うスイッチングレギュレータを用いて変換効率をできる
だけ高くなるようにしている。
【０００４】このようなスイッチング素子を用いるＤＣ
−ＤＣコンバータ回路には、制御方式から、電圧モード
制御型のＤＣ−ＤＣコンバータ回路と、電流モード制御
型のＤＣ−ＤＣコンバータ回路とがある。
【０００５】電圧モード制御型のＤＣ−ＤＣコンバータ
回路は、図３１に示すように、三角波信号を生成する三
角波生成回路と、出力電圧Ｖout に応じた電圧を出力す
るエラーアンプ（ＡＭＰ）と、三角波生成回路の発生す
る三角波信号とエラーアンプの出力電圧Ｖerとを比較す
るコンパレータ（ＣＯＭＰ）とを備えることでＰＷＭ制
御信号（Ｖpwm ）を生成して、それに従ってドライバ回
路を介してメインスイッチング素子Ｑ１をオンオフする
ことで、ＤＣ−ＤＣ変換を実行するものである。
【０００６】ここで、同期整流型スイッチング素子Ｑ２
は、フライホイールダイオードに代えて設けられるもの
であり、メインスイッチング素子Ｑ１のオンオフ動作と
は逆動作でオンオフ動作して、メインスイッチング素子
Ｑ１のオフ時に、フライホイールダイオードよりも小さ
な電圧降下でもってインダクタＬ１から出力コンデンサ
Ｃ１へ電流を流すために用意されている。
【０００７】一方、電流モード制御型のＤＣ−ＤＣコン
バータ回路は、米国マキシム社製のＭＡＸ７８６という
ＰＷＭコントローラで説明するならば、図３２に示すよ
うに、負荷電流を検出するセンス抵抗Ｒと、出力電圧Ｖ
out に応じた電圧を出力するエラーアンプ（ＡＭＰ１）
と、センス抵抗Ｒの発生する電圧を入力として、その電
圧が大きくなるに従って大きなものとなる電圧を出力す
るカレントアンプ（ＡＭＰ２）と、カレントアンプの出
力電圧がエラーアンプの出力電圧Ｖerに到達するときに
ハイレベルを出力するカレントコンパーレタ（ＣＯＭＰ
１）と、規定周波数のパルスに従ってハイレベルをラッ
チするとともに、カレントコンパーレタがハイレベルを
出力するときにそのラッチ出力をローレベルにリセット
するフリップフロップＦＦ１とを備えて、コントロール
ロジック（Control Logic ）が、フリップフロップＦＦ
１がハイレベルを出力するタイミングで、メインスイッ
チング素子Ｑ１をオンするとともに同期整流型スイッチ
ング素子Ｑ２をオフし、フリップフロップＦＦ１がロー
レベルを出力するタイミングで、メインスイッチング素
子Ｑ１をオフするとともに同期整流型スイッチング素子
Ｑ２をオンしていくことで、ＤＣ−ＤＣ変換を実行する
ものである。
【０００８】ここで、リバースカレントコンパレータ
（ＣＯＭＰ２）は、センス抵抗Ｒの発生する電圧を入力
として、負荷電流が小さくなるときに発生する逆電流
（コンデンサＣ1 からインダクタＬ１に流れる電流）を
検出してハイレベルを出力する。そして、フリップフロ
ップＦＦ２は、リバースカレントコンパレータがハイレ
ベルを出力するときにハイレベルをラッチし、フリップ
フロップＦＦ１に入力されるパルスでそのラッチ出力を
ローレベルにリセットする。そして、コントロールロジ
ックは、フリップフロップＦＦ２が逆電流の発生を表示
すると、センス抵抗Ｒによる無駄な電力消費を防止すべ
く、同期整流型スイッチング素子Ｑ２をオフしていくこ
とで逆電流を遮断していくように処理している。
【０００９】また、ミニマムカレントコンパレータ（Ｃ
ＯＭＰ３）は、カレントアンプの出力電圧を入力とし
て、逆電流が発生するレベルよりも更に負荷電流が小さ
くなるときにその旨を検出してハイレベルを出力する。
そして、コントロールロジックは、ミニマムカレントコ
ンパレータが負荷電流の低下を検出すると、パワーセー
ビングモード（パルススキップモード）に入って、フリ
ップフロップＦＦ１から入力されるメインスイッチング
素子Ｑ１（同期整流型スイッチング素子Ｑ２）の駆動指
示信号を間引くことで、負荷電流が小さいときに問題と
なるメインスイッチング素子Ｑ１（同期整流型スイッチ
ング素子Ｑ２）の駆動電力の削減を図っていくように処
理している。
【００１０】ここで、パワーセービングモードに入ると
きには、メインスイッチング素子Ｑ１を最大デューティ
オン幅でオンさせることで余分なエネルギーを出力ＬＣ
フィルタに注入してから、メインスイッチング素子Ｑ１
及び同期整流型スイッチング素子Ｑ２を休止させていく
ことで、パワーセービングモードに入るように処理して
いる。
【００１１】このように、電流モード制御型のＤＣ−Ｄ
Ｃコンバータ回路は、負荷電流が小さくなることで逆電
流が発生すると、同期整流型スイッチング素子Ｑ２をオ
フしていくことでその逆電流を停止させて、逆電流によ
り発生するセンス抵抗Ｒの無駄な電力消費を防止する機
能を有している。
【００１２】そして、電流モード制御型のＤＣ−ＤＣコ
ンバータ回路は、負荷電流が小さくなるときに、メイン
スイッチング素子Ｑ１（同期整流型スイッチング素子Ｑ
２）の駆動指示信号を間引くことで、負荷電流が小さい
ときに問題となるメインスイッチング素子Ｑ１（同期整
流型スイッチング素子Ｑ２）の駆動電力の削減する機能
を有している。
【００１３】これに対して、図３１に示したように、電
圧モード制御型のＤＣ−ＤＣコンバータ回路は、負荷電
流を測定する機能を持っていないので、このような電流
モード制御型のＤＣ−ＤＣコンバータ回路が持つ変換効
率の向上のための機能を持つことができず、これがため
に、従来では、高い変換効率が要求されるときには、電
流モード制御型のＤＣ−ＤＣコンバータ回路を実装する
ようにしていた。
【００１４】
【発明が解決しようとする課題】しかしながら、電流モ
ード制御型のＤＣ−ＤＣコンバータ回路では、センス抵
抗を使って負荷電流を測定していることから、センス抵
抗による無駄な消費電力が発生するという問題点があ
る。
【００１５】最近では、ＤＣ−ＤＣコンバータ回路を実
装するノートＰＣなどでも、高機能化が進むことで負荷
電流は増加の一途をたどっており、このセンス抵抗によ
る電力損失を無視できなくなってきている。例えば、２
２ｍΩのセンス抵抗を用いる場合、負荷電流が４Ａにな
ると、センス抵抗による電力損失は「２２ｍΩ×４Ａ 2
＝０．３５２Ｗ」となり、３.3Ｖ出力だと２.6７％もの
電力損失になる。
【００１６】しかも、センス抵抗は、数十ｍΩと低抵抗
で、精度１％以下の特殊品であるために高価であるとい
う問題点がある。
【００１７】この問題点を解決するために、メインスイ
ッチング素子Ｑ１のオン抵抗をセンス抵抗の代わりとし
て用いる技術も開示されているが、この技術に従うとメ
インスイッチング素子Ｑ１の選択肢がなくなることで、
設計上の制限が大きくなるという別の問題点がでてくる
ことになる。
【００１８】本発明はかかる事情に鑑みてなされたもの
であって、スイッチング素子を使って入力電圧をオンオ
フすることでＤＣ−ＤＣ変換を実行する構成を採るとき
にあって、センス抵抗を用いずに高い変換効率を実現で
きるようにする新たなＤＣ−ＤＣコンバータ回路の提供
を目的とする。
【００１９】
【課題を解決するための手段】この目的を達成するため
に、本発明では、三角波信号と誤差増幅器の出力電圧と
に従って生成される動作制御信号に応じて入力電圧をオ
ンオフするメインスイッチング素子と、負荷電流の同期
整流用に用意されて、メインスイッチング素子と同時オ
フする期間を持ちつつ、メインスイッチング素子とは逆
動作モードでオンオフする同期整流型スイッチング素子
とを備えるＤＣ−ＤＣコンバータ回路において、メイン
スイッチング素子の出力側電圧が入力側電圧よりも大き
くなるのか否かを検出する検出手段と、検出手段により
出力側電圧が入力側電圧よりも大きくなることが検出さ
れるときに、スイッチング素子の駆動電力を低減あるい
は削減させるパワーセービングモードに移行する制御手
段とを備える。
【００２０】この制御手段は、具体的には、同期整流型
スイッチング素子をオフすることで、同期整流型スイッ
チング素子の駆動をなくしたり、メインスイッチング素
子及び同期整流型スイッチング素子をオフすることで、
メインスイッチング素子及び同期整流型スイッチング素
子の駆動をなくしたり、三角波信号の発振周波数を低下
させることで、メインスイッチング素子及び同期整流型
スイッチング素子の駆動回数を減らしたり、三角波信号
の発振周波数を低下させるとともに、同期整流型スイッ
チング素子をオフすることで、メインスイッチング素子
の駆動回数を減らすとともに、同期整流型スイッチング
素子の駆動をなくすことで、低消費電力のパワーセービ
ングモードに移行するように制御することになる。
【００２１】このように構成される本発明のＤＣ−ＤＣ
コンバータ回路では、出力フィルタを構成するインダク
タに流れる電流が、負荷電流が小さくなるときに０Ａ以
下となる（逆流状態になる）ことでインダクタに流れ込
むことになるが、この現象が同期整流型スイッチング素
子がオンしている間（逆流が許される状態にある）に発
生し、それに続けて、メインスイッチング素子及び同期
整流型スイッチング素子が同時にオフすると、インダク
タに流れ込んだ電流がメインスイッチング素子の寄生ダ
イオードを通して入力電圧側に逆流することで、メイン
スイッチング素子の出力側電圧が入力側電圧よりも大き
くなる。すなわち、負荷電流が小さくなると、メインス
イッチング素子の出力側電圧が入力側電圧よりも大きく
なる現象が発生する。
【００２２】これから、検出手段は、メインスイッチン
グ素子の出力側電圧が入力側電圧よりも大きくなるのか
否かを検出することで、負荷電流が小さくなるのか否か
を検出し、この検出手段の検出処理により負荷電流が小
さくなることが検出されると、制御手段は、上述した処
理に従って低消費電力を実現するパワーセービングモー
ドに移行するように制御する。
【００２３】このように、本発明のＤＣ−ＤＣコンバー
タ回路では、センス抵抗を用いずに負荷電流が小さくな
る状態を検出する構成を採って、負荷電流が小さくなる
ことを検出すると、スイッチング素子の駆動回数を低減
するパワーセービングモードに入る構成を採るので、負
荷電流が小さくなるときに要求される低消費電力化をセ
ンス抵抗を用いずに実現でき、これにより、センス抵抗
による消費電力を削減できることで高い変換効率を実現
できるようになるとともに、低コスト化を実現できるよ
うになる。
【００２４】この構成を採るときに、本発明のＤＣ−Ｄ
Ｃコンバータ回路では、メインスイッチング素子及び同
期整流型スイッチング素子をオフするというパワーセー
ビングモードを用いるときには、メインスイッチング素
子をオフすることで出力電圧が低下するので、出力電圧
が規定値よりも小さくなったのか否かを検知する検知手
段と、この検知手段により出力電圧の低下が検知される
ときに、パワーセービングモードを解除する解除手段と
を備えたり、あるいは、出力電圧の低下に応答して誤差
増幅器の出力電圧が規定方向に変化するので、誤差増幅
器の出力電圧が規定値まで変化したのか否かを検知する
検知手段と、この検知手段により誤差増幅器の出力電圧
の変化が検知されるときに、パワーセービングモードを
解除する解除手段とを備えることで、出力電圧の低下が
過度になるときにパワーセービングモードを解除してい
く。
【００２５】また、メインスイッチング素子をオンオフ
しつつ、同期整流型スイッチング素子をオフするという
パワーセービングモードを用いるときには、負荷電流が
小さいときにインダクタ電流が不連続となることで誤差
増幅器の出力電圧が規定方向に変化しており、負荷電流
が大きくなるとこの不連続がなくなることで誤差増幅器
の出力電圧が通常状態の方向に変化するので、誤差増幅
器の出力電圧が規定値まで変化したのか否かを検知する
検知手段と、この検知手段により誤差増幅器の出力電圧
の変化が検知されるときに、パワーセービングモードを
解除する解除手段とを備えることで、負荷電流が大きく
なるときにパワーセービングモードを解除していく。
【００２６】また、メインスイッチング素子をオンオフ
し続ける形態のパワーセービングモードを用いるときに
は、負荷電流が大きくなるとインダクタ電流のピーク値
が大きくなるので、メインスイッチング素子のオン抵抗
等を使って、出力フィルタを構成するインダクタに流れ
る電流のピーク値が規定値よりも大きくなったのか否か
を検知する検知手段と、この検知手段によりインダクタ
電流のピーク値の上昇が検知されるときに、パワーセー
ビングモードを解除する解除手段とを備えることで、負
荷電流が大きくなるときにパワーセービングモードを解
除していく。
【００２７】メインスイッチング素子及び同期整流型ス
イッチング素子をオフするというパワーセービングモー
ドを用いるときには、解除手段によりパワーセービング
モードが解除されるときに、出力フィルタを構成するコ
ンデンサに蓄えられるエネルギーが逃げられないように
するために、メインスイッチング素子からオンするよう
に制御する解除制御手段を備えることが好ましい。
【００２８】また、メインスイッチング素子及び同期整
流型スイッチング素子をオフするというパワーセービン
グモードを用いるときには、出力フィルタを構成するコ
ンデンサに蓄えられるエネルギーが低下していることか
ら、解除手段によりパワーセービングモードが解除され
るときに、出力フィルタを構成するコンデンサにエネル
ギーを注入する注入手段を備えることが好ましい。
【００２９】この注入手段は、動作制御信号の規定する
オン幅時間を通常よりも大きなものに変更（入力電圧に
応じて変更することがある）したり、メインスイッチン
グ素子をオンし続けることで、出力フィルタを構成する
コンデンサにエネルギーを注入することになる。
【００３０】この注入手段が設けられるときには、注入
手段により実行されるエネルギー注入処理を停止させる
停止手段が備えられることになる。
【００３１】この停止手段は、エネルギー注入処理によ
り出力電圧が上昇するので、出力電圧が規定値よりも大
きくなったときに、エネルギー注入処理を停止させた
り、出力電圧の上昇に応答して誤差増幅器の出力電圧が
規定方向に変化するので、誤差増幅器の出力電圧が規定
値（入力電圧に応じて変更することがある）まで変化し
たときに、エネルギー注入処理を停止させたりすること
で、エネルギー注入処理を停止させるように処理するこ
とになる。また、メインスイッチング素子のオン抵抗等
を使って、メインスイッチング素子に流れる電流のピー
ク値を検出して、それが規定値よりも大きくなったとき
に、エネルギー注入処理を停止させるように処理するこ
ともある。
【００３２】このエネルギー注入の停止処理にあたっ
て、停止手段は、メインスイッチング素子のみをオフす
ることで、エネルギー注入処理を停止させたり、メイン
スイッチング素子及び同期整流型スイッチング素子をオ
フすることで、エネルギー注入処理を停止させること
で、エネルギー注入処理を停止させるように処理するこ
とになる。
【００３３】以上説明したように、本発明のＤＣ−ＤＣ
コンバータ回路では、センス抵抗を用いずに負荷電流が
小さくなる状態を検出する構成を採って、負荷電流が小
さくなることを検出すると、スイッチング素子の駆動回
数を低減するパワーセービングモードに入る構成を採る
ので、負荷電流が小さくなるときに要求される低消費電
力化をセンス抵抗を用いずに実現でき、これにより、セ
ンス抵抗による消費電力を削減できることで高い変換効
率を実現できるようになるとともに、低コスト化を実現
できるようになる。
【００３４】そして、本発明のＤＣ−ＤＣコンバータ回
路によれば、パワーセービングモードを解除する状態を
正確に検出できるようになる。
【００３５】そして、本発明のＤＣ−ＤＣコンバータ回
路によれば、パワーセービングモードの解除時に、出力
フィルタに対して、パワーセービングモードに入ること
で低下したエネルギーを短時間に注入できるようにな
る。そして、このエネルギー注入を停止する状態を正確
に検出できるようになる。
【００３６】
【発明の実施の形態】以下、実施の形態に従って本発明
を詳細に説明する。
【００３７】図１に、本発明のＤＣ−ＤＣコンバータ回
路の一実施例を図示する。
【００３８】本発明のＤＣ−ＤＣコンバータ回路は、図
２に示すようなノートＰＣなどに実装されるものであ
り、図１に示すように、センス抵抗を具備しない電圧モ
ード制御型のＤＣ−ＤＣコンバータ回路に従って、Ｎチ
ャネルＭＯＳＦＥＴで構成されるメインスイッチング素
子Ｑ１及び同期整流型スイッチング素子Ｑ２のオンオフ
動作を制御することで、ＤＣ−ＤＣ変換を実行する構成
を採るものである。
【００３９】ここで、図中に示すＬ１は出力フィルタを
構成するインダクタ、Ｃ１は出力フィルタを構成する出
力コンデンサである。
【００４０】本発明のＤＣ−ＤＣコンバータ回路は、電
圧モード制御型のＤＣ−ＤＣコンバータ回路に従いつ
つ、電流モード制御型のＤＣ−ＤＣコンバータ回路が持
つ変換効率の向上のための機能を実現するために、図１
に示すように、三角波信号を生成する三角波生成回路１
０と、ＤＣ−ＤＣコンバータ回路の出力電圧Ｖout に応
じた電圧を出力するエラーアンプ２０と、三角波生成回
路１０の発生する三角波信号とエラーアンプ２０の出力
電圧Ｖerとを比較して、エラーアンプ２０の出力電圧Ｖ
erの方が大きいときにハイレベルを示すＰＷＭ制御信号
（Ｖpwm ）を出力するＰＷＭコンパレータ３０と、メイ
ンスイッチング素子Ｑ１のソース電圧がドレイン電圧よ
りも大きくなるときにハイレベルを示すＰＳＭ指示信号
（Ｖpsm ）を出力するＰＳＭセットコンパレータ４０
と、ＤＣ−ＤＣコンバータ回路の出力電圧Ｖout ／エラ
ーアンプ２０の出力電圧Ｖer／ＰＷＭ制御信号（Ｖpsm
）／三角波信号／ＰＳＭ指示信号（Ｖpsm ）を入力と
して、メインスイッチング素子Ｑ１及び同期整流型スイ
ッチング素子Ｑ２のオンオフ動作を制御するコントロー
ルロジック回路５０とを備える構成を採っている。
【００４１】ここで、入力電圧Ｖinと、出力電圧Ｖout
と、エラーアンプ２０の出力電圧Ｖerと、メインスイッ
チング素子Ｑ１のオン時間ｔonと、三角波の発振周期ｔ
s と、三角波の振幅電圧Ｖrampとの間には、図３から分
かるように、 ｔon／ｔs ＝Ｖout ／Ｖin ，ｔon／ｔs ＝Ｖer／Ｖra
mp という関係が成立するので、エラーアンプ２０の出力電
圧Ｖerは、具体的に説明すると、 Ｖer＝Ｖramp×Ｖout ／Ｖin となる。なお、図３中に示すＩout は負荷電流である。
【００４２】出力電圧Ｖout が低下すると、それを上昇
させるために、メインスイッチング素子Ｑ１のオン時間
ｔonを広げるように動作することになる。従って、この
実施例の場合には、図３から分かるように、出力電圧Ｖ
out が低下すると、エラーアンプ２０の出力電圧Ｖerは
上昇する方向に動くことになる。
【００４３】また、コントロールロジック回路５０は、
メインスイッチング素子Ｑ１及び同期整流型スイッチン
グ素子Ｑ２が同時にオンしてしまうと、入力電圧Ｖinが
接地に短絡してしまうという不都合が起こることを考慮
して、実際には、図４（ａ）に示すように、メインスイ
ッチング素子Ｑ１をオフしたときに、直ちに同期整流型
スイッチング素子Ｑ２をオンするのではなくて、少しの
間、同期整流型スイッチング素子Ｑ２をオフしたままに
するとともに、同期整流型スイッチング素子Ｑ２をオフ
したときに、直ちにメインスイッチング素子Ｑ１をオン
するのではなくて、少しの間、メインスイッチング素子
Ｑ１をオフしたままにすることで、メインスイッチング
素子Ｑ１及び同期整流型スイッチング素子Ｑ２が同時に
オフする期間を設けている。
【００４４】本発明のＤＣ−ＤＣコンバータ回路は、セ
ンス抵抗を具備しない電圧モード制御型のＤＣ−ＤＣコ
ンバータ回路に従う構成を採るときにあって、負荷電流
が小さくなることを検出するために、ＰＳＭセットコン
パレータ４０を備える構成を採っている。
【００４５】図３からも分かるように、負荷電流Ｉout
が小さくなると、負荷電流に比例して増減するインダク
タ電流が０Ａを下回ることが発生する。具体的には、 Ｉout ＜（Ｖin−Ｖout ）×Ｖout ×ｔs ／（２×Ｌ×
Ｖin） ｔs ：三角波の発振周期， Ｌ：Ｌ１のインダクタ値 になると、インダクタ電流が０Ａを下回ることが起こ
る。
【００４６】上述したように、コントロールロジック回
路５０は、メインスイッチング素子Ｑ１及び同期整流型
スイッチング素子Ｑ２が同時にオフする期間を設けてい
るが、同期整流型スイッチング素子Ｑ２がオンしている
間にインダクタ電流が０Ａ以下となり、この後、メイン
スイッチング素子Ｑ１及び同期整流型スイッチング素子
Ｑ２が同時にオフすると、インダクタＬ１に流れ込んだ
インダクタ電流がメインスイッチング素子Ｑ１の寄生ダ
イオードを通して入力電圧Ｖinに逆流することになる。
【００４７】この逆流が発生すると、いわば昇圧回路の
形になるので、図４（ｂ）に示すように、メインスイッ
チング素子Ｑ１のソース電圧Ｖs がドレイン電圧（入力
電圧Ｖin) よりも高くなる。
【００４８】ＰＳＭセットコンパレータ４０は、メイン
スイッチング素子Ｑ１のソース電圧がドレイン電圧より
も大きくなるのか否かを検出することで、この図４
（ｂ）に示す状態の発生を検出して、この状態の発生を
検出すると、負荷電流Ｉout が小さくなったことを判断
して、コントロールロジック回路５０に対してパワーセ
ービングモード（ＰＳＭ）に入ることを指示する。
【００４９】このようにして、本発明のＤＣ−ＤＣコン
バータ回路は、センス抵抗を具備しない電圧モード制御
型のＤＣ−ＤＣコンバータ回路に従いつつ、負荷電流が
小さくなることを検出する機能を持つのである。
【００５０】ＰＳＭセットコンパレータ４０がパワーセ
ービングモードに入ることを指示すると、本発明のＤＣ
−ＤＣコンバータ回路は、従来の電流モード制御型のＤ
Ｃ−ＤＣコンバータ回路と同様に、メインスイッチング
素子Ｑ１や同期整流型スイッチング素子Ｑ２の駆動回数
を減らすパワーセービングモードに入ることで、変換効
率の向上を図るように動作する。
【００５１】図５及び図６に、パワーセービングモード
を実現するためのコントロールロジック回路５０の一実
施例、図７に、パワーセービングモードを実現するため
の三角波生成回路１０の一実施例を図示する。
【００５２】図５の実施例に従う場合、コントロールロ
ジック回路５０は、ＰＷＭコンパレータ３０の出力する
ＰＷＭ制御信号（Ｖpwm ）に従ってメインスイッチング
素子Ｑ１をオンオフする第１のドライバ回路５００と、
ＰＷＭコンパレータ３０の出力するＰＷＭ制御信号（Ｖ
pwm ）に従って同期整流型スイッチング素子Ｑ２をオン
オフする第２のドライバ回路５０１と、ＰＷＭコンパレ
ータ３０の出力するＰＷＭ制御信号を反転するインバー
タ回路５０２と、図４で説明したメインスイッチング素
子Ｑ１及び同期整流型スイッチング素子Ｑ２の同時オフ
期間を生成する同時ＯＦＦ期間生成回路５０３と、ＰＳ
Ｍセットコンパレータ４０の出力するＰＳＭ指示信号
（Ｖpsm ）に従ってハイレベルをラッチするＰＳＭラッ
チ回路５０４と、ＰＳＭラッチ回路５０４に対してリセ
ット指示を発行するＰＳＭ解除回路５０５と、インバー
タ回路５０２の出力信号とＰＳＭラッチ回路５０４の出
力信号の反転値との論理積を算出して第２のドライバ回
路５００に出力するＡＮＤ回路５０６とを備える。
【００５３】なお、同時ＯＦＦ期間生成回路５０６は、
従来技術でも用いられるものであることから、この図５
では、その存在を概念的に図示してある。
【００５４】この構成に従って、コントロールロジック
回路５０は、ＰＷＭ制御信号がハイレベルを示すとき
に、メインスイッチング素子Ｑ１をオンするとともに、
同期整流型スイッチング素子Ｑ２をオフし、ＰＷＭ制御
信号がローレベルを示すときに、メインスイッチング素
子Ｑ１をオフするとともに、同期整流型スイッチング素
子Ｑ２をオンするときにあって、ＰＳＭセットコンパレ
ータ４０がパワーセービングモードに入ることを指示す
ると、ＰＳＭラッチ回路５０４がハイレベルをラッチ
し、これを受けて、ＡＮＤ回路５０６が遮断動作に入る
ことで、同期整流型スイッチング素子Ｑ２のオン動作を
停止させる。
【００５５】このようにして、図５の実施例に従う場
合、コントロールロジック回路５０は、ＰＳＭセットコ
ンパレータ４０がパワーセービングモードに入ることを
指示すると、同期整流型スイッチング素子Ｑ２の駆動を
停止させるパワーセービングモードに入ることで、消費
電力の低減を図って変換効率の向上を図るように動作す
るのである。
【００５６】一方、図６の実施例に従う場合、コントロ
ールロジック回路５０は、図５の実施例の回路機能に加
えて、ＰＷＭコンパレータ３０の出力するＰＷＭ制御信
号と、ＰＳＭラッチ回路５０４の出力信号の反転値との
論理積を算出するＡＮＤ回路５０７を備える構成を採っ
て、第１のドライバ回路５００が、ＡＮＤ回路５０７の
出力信号に従ってメインスイッチング素子Ｑ１をオンオ
フするように制御する構成を採っている。
【００５７】この構成に従って、コントロールロジック
回路５０は、ＰＷＭ制御信号がハイレベルを示すとき
に、メインスイッチング素子Ｑ１をオンするとともに、
同期整流型スイッチング素子Ｑ２をオフし、ＰＷＭ制御
信号がローレベルを示すときに、メインスイッチング素
子Ｑ１をオフするとともに、同期整流型スイッチング素
子Ｑ２をオンするときにあって、ＰＳＭセットコンパレ
ータ４０がパワーセービングモードに入ることを指示す
ると、ＰＳＭラッチ回路５０４がハイレベルをラッチ
し、これを受けて、ＡＮＤ回路５０６，５０７が遮断動
作に入ることで、メインスイッチング素子Ｑ１及び同期
整流型スイッチング素子Ｑ２のオン動作を停止させる。
【００５８】このようにして、図６の実施例に従う場
合、コントロールロジック回路５０は、ＰＳＭセットコ
ンパレータ４０がパワーセービングモードに入ることを
指示すると、メインスイッチング素子Ｑ１及び同期整流
型スイッチング素子Ｑ２の駆動を停止させるパワーセー
ビングモードに入ることで、消費電力の低減を図って変
換効率の向上を図るように動作するのである。
【００５９】一方、図７の実施例に従う場合、コントロ
ールロジック回路５０は、上述した第１のドライバ回路
５００と、第２のドライバ回路５０１と、インバータ回
路５０２と、同時ＯＦＦ期間生成回路５０３と、ＰＳＭ
ラッチ回路５０４と、ＰＳＭ解除回路５０５とを備え
る。
【００６０】この構成を採るときに、三角波生成回路１
０は、ＰＳＭラッチ回路５０４がローレベルを出力する
ときにＩμＡの定電流を生成するとともに、ハイレベル
を出力するときに（Ｉ／ｎ）μＡ（ここで、ｎは２以上
の整数）の定電流を生成する第１の定電流源１００と、
第１の定電流源１００に直列に接続されて、ＰＳＭラッ
チ回路５０４がローレベルを出力するときに２ＩμＡの
定電流を生成するとともに、ハイレベルを出力するとき
に（２Ｉ／ｎ）μＡの定電流を生成する第２の定電流源
１０１と、第１の定電流源１００の生成する定電流によ
り充電するとともに、第２の定電流源１０１の生成する
定電流により放電するコンデンサ１０２と、コンデンサ
１０２の充電電圧が基準値Ｖosc1よりも大きくなるとき
に、ハイレベルを出力するコンパレータ回路１０３と、
コンデンサ１０２の充電電圧が基準値Ｖosc2よりも小さ
くなるときに、ハイレベルを出力するコンパレータ回路
１０４と、コンパレータ回路１０３がハイレベルを出力
するときにハイレベルをラッチすることで第２の定電流
源１０１を起動させ、コンパレータ回路１０４がハイレ
ベルを出力するときにそのラッチ出力をローレベルにリ
セットすることで第２の定電流源１０１を停止させるフ
リップフロップ回路１０５とを備える。
【００６１】この構成に従って、三角波生成回路１０
は、第２の定電流源１０１が起動されていないときに
は、第１の定電流源１００の生成する定電流によりコン
デンサ１０２を充電していって、その充電電圧が基準値
Ｖosc1に上昇するときに、フリップフロップ回路１０５
を介して第２の定電流源１０１を起動させ、第２の定電
流源１０１が起動されているときには、第２の定電流源
１０１の生成する定電流によりコンデンサ１０２を放電
していって、その充電電圧が基準値Ｖosc2に低下すると
きに、フリップフロップ回路１０５を介して第２の定電
流源１０１を停止させることを繰り返していくことで、
規定の発振周波数を持つ三角波信号を生成する。
【００６２】このとき、ＰＳＭセットコンパレータ４０
がパワーセービングモードに入ることを指示すると、Ｐ
ＳＭラッチ回路５０２がハイレベルをラッチし、これを
受けて、三角波生成回路１０は、第１及び第２の定電流
源１００，１０１の生成する定電流を“１／ｎ”倍に低
減することで、三角波の発振周波数を“１／ｎ”倍に低
減する。
【００６３】メインスイッチング素子Ｑ１及び同期整流
型スイッチング素子Ｑ２の駆動電力Ｐd は、ゲート駆動
電圧をＶ、ゲート充電電荷をＱg 、発振周波数をｆで表
すならば、 Ｐd ＝Ｖ×Ｑg ×ｆ／２ と表せることから分かるように、発振周波数が低減する
ほど小さなものとなり、これから、変換効率を向上する
ことができる。
【００６４】このようにして、図７の実施例に従う場
合、三角波生成回路１０は、ＰＳＭセットコンパレータ
４０がパワーセービングモードに入ることを指示する
と、三角波生成回路１０の生成する三角波の発振周波数
を低減させるパワーセービングモードに入ることで、変
換効率の向上を図るように動作するのである。
【００６５】この図７の実施例に従うときにあって、図
８に示すように、図５の実施例と組み合わせることで、
パワーセービングモード中に、同期整流型スイッチング
素子Ｑ２の駆動を停止させていく構成を採ることも可能
である。この構成を用いると、同期整流型スイッチング
素子Ｑ２の駆動電力がなくなるので、変換効率を一層向
上できるようになる。
【００６６】次に、図５ないし図８の実施例で備えるＰ
ＳＭ解除回路５０５の一実施例について説明する。
【００６７】このＰＳＭ解除回路５０５は、ＰＳＭラッ
チ回路５０４に対してリセット指示を発行することで、
ＰＳＭセットコンパレータ４０により設定されたパワー
セービングモードを解除するように処理する。
【００６８】図６の実施例では、メインスイッチング素
子Ｑ１をオフするパワーセービングモードを用いる構成
を採っており、この場合には、パワーセービングモード
に入ると、ＤＣ−ＤＣコンバータ回路の出力電圧Ｖout
が低下するとともに、それに合わせて、ＰＷＭ制御信号
のオン幅を広げるべくエラーアンプ２０の出力電圧Ｖer
が上昇することになるので、この出力電圧Ｖout の低下
や、エラーアンプ２０の出力電圧Ｖerの上昇を検出する
ことで、パワーセービングモードの解除を指示すること
になる。
【００６９】すなわち、図６の実施例に従う場合には、
ＰＳＭ解除回路５０５として、図９に示すように、出力
電圧Ｖout を−入力端子に入力し、基準電圧Ｖreset1を
＋入力端子に入力して、出力電圧Ｖout が基準電圧Ｖre
set1よりも低下するときにハイレベルを出力すること
で、ＰＳＭラッチ回路５０４をリセットするＰＳＭリセ
ットコンパレータ６００を備えたり、エラーアンプ２０
の出力電圧Ｖerを＋入力端子に入力し、基準電圧Ｖrese
t1を−入力端子に入力して、エラーアンプ２０の出力電
圧Ｖerが基準電圧Ｖreset1よりも上昇するときにハイレ
ベルを出力することで、ＰＳＭラッチ回路５０４をリセ
ットするＰＳＭリセットコンパレータ６０１を備えるこ
とになる。
【００７０】ここで、出力電圧Ｖout が低下するときに
エラーアンプ２０の出力電圧Ｖerが上昇する方向に動作
するので、ＰＳＭリセットコンパレータ６０１を備える
場合、基準電圧Ｖreset1として、「Ｖramp×Ｖout ／Ｖ
in」以上の任意の電圧に設定しておけば、Ｖout が、 ΔＶout ＝（Ｖreset1−Ｖref ）／ｇａｉｎ Ｖref ： エラーアンプ２０の基準電圧 ｇａｉｎ ： エラーアンプ２０の電圧利得 だけ低下するときに、ＰＳＭラッチ回路５０４がリセッ
トされることになる。
【００７１】この図６の実施例では、パワーセービング
モードに入ると、メインスイッチング素子Ｑ１と同期整
流型スイッチング素子Ｑ２とを同時にオフしていく構成
を採っているが、このような場合にパワーセービングモ
ードを解除していくときに、同期整流型スイッチング素
子Ｑ２のオンから開始すると、出力コンデンサＣ１の電
荷が放電されてしまい出力電圧Ｖout が更に降下してし
まうという不都合が発生する。このことが発生すると、
逆流状態が発生することになるので、再度、パワーセー
ビングモードに移行してしまうという不都合が発生する
ことになる。
【００７２】そこで、ＰＳＭ解除回路５０５の出力信号
を使ってＰＳＭラッチ回路５０４をリセットするのでは
なくて、図１０に示すように、ＰＷＭ制御信号（Ｖpwm
）とＰＳＭ解除回路５０５の出力信号との論理積を算
出するＡＮＤ回路５０８を用意して、そのＡＮＤ回路５
０８の出力信号を使ってＰＳＭラッチ回路５０４をリセ
ットしたり、図１１に示すように、ＰＷＭ制御信号（Ｖ
pwm ）の立ち上がりでハイレベルをラッチし、ＰＳＭ解
除回路５０５の出力信号の反転値に応じてそのラッチ出
力をローレベルにリセットするラッチ回路５０９（ＰＳ
Ｍ解除回路５０５がパワーセービングモードの解除を指
示しているときにラッチ動作が可能になる）を用意し
て、そのラッチ回路５０９の出力信号を使ってＰＳＭラ
ッチ回路５０４をリセットする構成を採ることが好まし
い。
【００７３】この構成を採ると、ＰＷＭ制御信号がハイ
レベルを示すとき、すなわち、メインスイッチング素子
Ｑ１のオン指示が発行されていることを条件にしてＰＳ
Ｍラッチ回路５０４がリセットされることで、パワーセ
ービングモードを解除していくときに、メインスイッチ
ング素子Ｑ１のオンから開始していくことが確保される
ことになる。
【００７４】一方、図５や図８の実施例では、メインス
イッチング素子Ｑ１をオンオフしつつ、同期整流型スイ
ッチング素子Ｑ２をオフするパワーセービングモードを
用いる構成を採っており、この場合には、負荷電流の減
少によりインダクタ電流が０Ａ以下となることでインダ
クタ電流が不連続となることが起こり、このとき、イン
ダクタ電流が連続する場合に比べてエラーアンプ２０の
出力電圧Ｖerが低下することになるので、このエラーア
ンプ２０の出力電圧Ｖerの上昇を検出することで負荷電
流の増加が判断可能となり、パワーセービングモードの
解除を指示することができる。但し、同期整流型スイッ
チング素子Ｑ２がオンオフ動作しているときには、イン
ダクタ電流が不連続になることはないので、この構成を
用いることはできない。
【００７５】すなわち、図５の実施例に従う場合には、
ＰＳＭ解除回路５０５として、図１２に示すように、エ
ラーアンプ２０の出力電圧Ｖerを＋入力端子に入力し、
基準電圧Ｖreset1を−入力端子に入力して、エラーアン
プ２０の出力電圧Ｖerが基準電圧Ｖreset1よりも上昇す
るときにハイレベルを出力することで、ＰＳＭラッチ回
路５０４をリセットするＰＳＭリセットコンパレータ６
０１を備えることになる。
【００７６】インダクタ電流が連続するとき（０Ａ以上
であるとき）には、エラーアンプの出力電圧Ｖerは、図
３で説明したように、 Ｖer＝Ｖramp×Ｖout ／Ｖin となるものの、インダクタ電流が不連続となるとき、す
なわち、逆電流状態が生ずるときには、 Ｖer＝（Ｖramp×Ｖout ／Ｖin）×２Ｉout÷((１−Ｖo
ut ／Ｖin）Ｖout ×２Ｉout ×ｔs ／Ｌ))1/2 但し、Ｖramp ：三角波振幅電圧 ｔs ：三角波発振周期 Ｌ ：Ｌ１のインダクタ値 となることで、インダクタ電流が連続する場合に比べて
エラーアンプ２０の出力電圧Ｖerが低下する。
【００７７】ここで、この出力電圧Ｖerは、図１３に示
すように、ｔon、ｔoff 、Ｉpkを定義すると、この間に
成立する ｔon／（ｔon＋ｔoff ）＝Ｖout ／Ｖin Ｉpk＝（Ｖin−Ｖout ）×ｔon／Ｌ （ｔon＋ｔoff ）×Ｉpk／ｔs ＝Ｉout Ｖer／Ｖramp＝ｔon／ｔs という関係式から導出されることになる。
【００７８】これから、図５の実施例に従う場合には、
パワーセービングモード中に、負荷電流が増加すること
で、インダクタ電流が不連続状態から連続状態に復帰す
ると、エラーアンプ２０の出力電圧Ｖerが上昇すること
になるので、このエラーアンプ２０の出力電圧Ｖerの上
昇を検出することで、パワーセービングモードの解除を
指示することができる。
【００７９】一方、図５や図７や図８の実施例では、メ
インスイッチング素子Ｑ１をオンオフするパワーセービ
ングモードを用いる構成を採っており、この場合には、
負荷電流の増加に伴うインダクタ電流のピーク値の増加
を検出することで、パワーセービングモードの解除を指
示することができる。
【００８０】図７の実施例に従う場合、インダクタＬ１
のピーク電流ＩＬpeakと、負荷電流Ｉout との間には、 ＩＬpeak＝Ｉout ＋ｔs ×（Ｖin−Ｖout ）×Ｖout ／
（２Ｌ×Ｖin） 但し、ｔs は発振周期 という関係式が成立する。
【００８１】この関係式から分かるように、ピーク電流
ＩＬpeakは、負荷電流Ｉout が大きくなるに従って大き
くなるものの、発振周波数が低くなる（発振周期ｔs が
大きくなる）に従っても大きくなる。すなわち、デュー
ティ比は変わらないので、発振周期ｔs が大きくなると
オン時間が長くなり、これに応じてピーク電流ＩＬpeak
も大きくなる。
【００８２】このことを考慮して、パワーセービングモ
ードの解除指示に用いるピーク電流ＩＬpeakとして、 ＩＬpeak＝２Ｉout ＝ｔs(ｐｗｍ）×（Ｖin−Ｖout ）×Ｖout ／（Ｌ×Ｖin） 但し、ｔs(ｐｗｍ）はＰＷＭ制御信号の発振周期となる
ように設定することで、負荷電流Ｉout が大きくなるこ
とにより増加するインダクタＬ１のピーク電流ＩＬpeak
の増加を検出する構成を採って、それに従って、パワー
セービングモードの解除を指示することができる。
【００８３】但し、パワーセービングモード時には、発
振周波数が低下していることで見かけ上のピーク電流Ｉ
Ｌpeakが大きくなることから、パワーセービングモード
の解除指示に用いるピーク電流ＩＬpeakとして、 ＩＬpeak＝２Ｉout ＝ｔs(ｐｓｍ）×（Ｖin−Ｖout ）×Ｖout ／（Ｌ×Ｖin） 但し、ｔs(ｐｓｍ）はパワーセービングモード時の発振
周期となるように設定することが好ましい。
【００８４】図１４に、インダクタ電流のピーク値を検
出することで、パワーセービングモードの解除を指示す
るＰＳＭ解除回路５０５の一実施例を図示する。
【００８５】この実施例は、メインスイッチング素子Ｑ
１のオン抵抗Ｒonを使ってインダクタ電流のピーク値を
検出する構成を採っており、メインスイッチング素子Ｑ
１がオンするときに、インダクタ電流と等しい電流がメ
インスイッチング素子Ｑ１に流れることで、メインスイ
ッチング素子Ｑ１のドレイン−ソース間に発生する電圧
（ＩＬpeak×Ｒon）を監視して、この電圧が基準電圧Ｖ
offsetを超えるときに、ＰＳＭラッチ回路５０４をリセ
ットするリミットコンパレータ６０２を備えることで、
パワーセービングモードの解除を実現している。
【００８６】ここで、リミットコンパレータ６０２の出
力信号をＰＷＭ制御信号（Ｖpwm ）で遮断するＡＮＤ回
路６０３を備えるのは、メインスイッチング素子Ｑ１が
オフしている期間はメインスイッチング素子Ｑ１のソー
ス電圧が０Ｖとなることで、リミットコンパレータ６０
２が無条件にハイレベルを出力してしまうので、この不
都合を避けるためである。
【００８７】上述したように、図６の実施例では、メイ
ンスイッチング素子Ｑ１をオフするパワーセービングモ
ードを用いる構成を採っている。そして、出力電圧Ｖou
t の低下やエラーアンプ２０の出力電圧Ｖerの上昇を検
出することで、このパワーセービングモードを解除する
構成を採っている。
【００８８】このようにしてパワーセービングモードが
解除されると、図１５に示すように、メインスイッチン
グＱ１がオンオフすることで、出力コンデンサＣ１にエ
ネルギーが注入されていって、出力電圧Ｖout が上昇す
るとともに、出力電圧Ｖoutの低下に伴って上昇してい
たエラーアンプ２０の出力電圧Ｖerが正規の値である
「Ｖramp×Ｖout ／Ｖin」に低下していくように動作す
る。
【００８９】このとき、ＰＷＭ制御信号（Ｖpwm ）で規
定されるメインスイッチング素子Ｑ１のオン幅時間より
も大きいＯＮ幅時間でエネルギー注入を行うことで、出
力コンデンサＣ１へのエネルギー注入時間の短縮を図っ
ていくことが好ましい。
【００９０】図１６に、図６の実施例に従う場合にあっ
て、このエネルギー注入時間の短縮を図るための一実施
例を図示する。
【００９１】この実施例に従う場合、コントロールロジ
ック回路５０は、上述したＰＳＭラッチ回路５０４及び
ＰＳＭ解除回路５０５と、ＰＳＭラッチ回路５０４の出
力信号の反転値とＰＷＭ制御信号（Ｖpwm ）との論理積
を算出して出力するＡＮＤ回路５１０と、ＰＳＭラッチ
回路５０４の出力信号とＰＷＭ制御信号（Ｖpwm ）との
論理和を算出して出力するＯＲ回路５１１と、ＡＮＤ回
路５１０の出力信号と後述するＯＮ幅生成回路５１７の
出力信号との論理和を算出して出力するＯＲ回路５１２
と、ＯＲ回路５１１の出力信号とＯＮ幅生成回路５１７
の出力信号との論理和を算出して出力するＯＲ回路５１
３と、ＯＲ回路５１２の出力信号に応じてメインスイッ
チング素子Ｑ１をオンオフする第１のドライバ回路５１
４（上述した第１のドライバ回路５００に相当する）
と、ＯＲ回路５１３の出力信号に応じて同期整流型スイ
ッチング素子Ｑ２をオンオフする第２のドライバ回路５
１５（上述した第２のドライバ回路５０１に相当する）
と、第１及び第２のドライバ回路５１４，５１５の同時
オフ期間を生成する同時ＯＦＦ期間生成回路５１６（上
述した同時ＯＦＦ期間生成回路５０３）と、三角波生成
回路１０の生成する三角波信号を入力として、ＰＳＭラ
ッチ回路５０４がパワーセービングモードの解除を指示
するときに、ＰＷＭ制御信号よりも大きなオン幅時間を
持つＰＷＭ制御信号に相当する制御信号を生成するＯＮ
幅生成回路５１７と、ＯＮ幅生成回路５１７に対してリ
セット指示を発行するＯＮ幅生成回路リセット回路５１
８とを備える。
【００９２】この構成に従って、パワーセービングモー
ドに入らないときには、ＰＷＭ制御信号（Ｖpwm ）がハ
イレベルを示すときに、第１のドライバ回路５１４がメ
インスイッチング素子Ｑ１をオンしていくとともに、第
２のドライバ回路５１５が同期整流型スイッチング素子
Ｑ２をオフし、ＰＷＭ制御信号（Ｖpwm ）がローレベル
を示すときに、第１のドライバ回路５１４がメインスイ
ッチング素子Ｑ１をオフしていくとともに、第２のドラ
イバ回路５１５が同期整流型スイッチング素子Ｑ２をオ
ンしていく。そして、パワーセービングモードに入るこ
とで、ＰＳＭラッチ回路５０４がハイレベルをラッチす
ると、第１のドライバ回路５１４がメインスイッチング
素子Ｑ１をオフしていくとともに、第２のドライバ回路
５１５が同期整流型スイッチング素子Ｑ２をオフしてい
くことで、図６の実施例と同様の動作を行う。
【００９３】このように動作するときにあって、パワー
セービングモードが解除されると、ＯＮ幅生成回路５１
７は、ＯＮ幅生成回路リセット回路５１８によりリセッ
トされるまでの間、ＰＷＭ制御信号よりも大きなオン幅
時間を持つＰＷＭ制御信号に相当する制御信号を生成
し、これを受けて、第１のドライバ回路５１４は、その
制御信号に従って、ＰＷＭ制御信号（Ｖpwm ）で規定さ
れるオン幅時間よりも大きいＯＮ幅時間を使ってメイン
スイッチング素子Ｑ１をオンしていくことで、出力コン
デンサＣ１にエネルギー注入を行うように動作する。
【００９４】図１７に、出力コンデンサＣ１へのエネル
ギー注入を実現するＯＮ幅生成回路５１７の一実施例を
図示する。
【００９５】この実施例に従うＯＮ幅生成回路５１７
は、エラーアンプ２０の出力電圧Ｖerよりも大きな値に
設定される基準電圧Ｖonを＋入力端子に入力し、三角波
生成回路１０の生成する三角波信号を−入力端子に入力
することで、ＰＷＭ制御信号よりも大きなオン幅時間を
持つＰＷＭ制御信号に相当する制御信号を生成するコン
パレータ回路７００と、ＰＳＭラッチ回路５０４がパワ
ーセービングモードの解除を指示するときにハイレベル
をラッチし、ＯＮ幅生成回路リセット回路５１８のリセ
ット指示に応答してそのラッチ出力をリセットするラッ
チ回路７０１と、ラッチ回路７０１がハイレベルを出力
するときにハイレベルをラッチし、ＯＮ幅生成回路リセ
ット回路５１８のリセット指示に応答してそのラッチ出
力をリセットするラッチ回路７０２と、コンパレータ回
路７００の出力信号とラッチ回路７０２の出力信号との
論理積を算出して出力するＡＮＤ回路７０３とを備える
ことで、パワーセービングモードが解除されるときに、
ＯＮ幅生成回路リセット回路５１８によりリセットされ
るまでの間、ＰＷＭ制御信号よりも大きなオン幅時間を
持つＰＷＭ制御信号に相当する制御信号を生成して出力
するよう動作する。
【００９６】このようなＯＮ幅生成回路５１７が用意さ
れることで、パワーセービングモードが解除されると、
図１８に示すように、メインスイッチングＱ１がＰＷＭ
制御信号よりも大きなオン幅時間でオンオフすること
で、出力コンデンサＣ１に短時間にエネルギーが注入さ
れていくことになる。
【００９７】図１７に示したＯＮ幅生成回路５１７で
は、入力電圧Ｖinに関係しないオン幅時間を生成する構
成を採ったが、入力電圧Ｖinに応じてオン幅時間を変更
するようにした方がよい。
【００９８】すなわち、図１７に示したＯＮ幅生成回路
５１７が生成するオン幅時間は、「ｔs ×Ｖout ／Ｖin
(min) 」以上でなければならない。何故ならば、入力電
圧Ｖinが最低となるときに、ＰＷＭ制御信号のオン幅時
間は最大となるが、そのＶin(min) の条件においてもエ
ネルギー注入を行うためには、その最大オン幅時間以上
のオン幅時間にする必要があるからである。
【００９９】ところが、入力電圧Ｖinの範囲が広い装置
の場合には、入力電圧Ｖinが最大となるＶin(max) で、
エネルギーのオン幅時間が大きくなり過ぎることで、１
回のオンでインダクタＬ１に流れる電流が大きくなり、
その残留エネルギーによるオーバーシュートが無視でき
なくなってくる。そこで、入力電圧Ｖinに応じて、エネ
ルギー注入時のオン幅時間を「ｔs ×Ｖout ／Ｖin」よ
りも少しだけ大きな値に制御することで、エネルギー注
入後のオーバーシュートを低減する機能を持つことが好
ましい。
【０１００】この機能を持たないと、図１９に示すよう
に、オーバーシュートが発生することになる。ここで、
図中の実線がＶin（min ）時のオーバーシュート、破線
がＶin（max ）時のオーバーシュートである。この図に
示すように、インダクタ電流が大きいと、残留エネルギ
ーによる出力コンデンサＣ１との共振が発生して、「１
／２π（Ｌ×Ｃ１）1/2 」の周波数で出力電圧Ｖout が
盛り上がることになる。
【０１０１】図２０に、図１７の実施例に従いつつ、入
力電圧Ｖinに応じてオン幅時間を変更することを実現す
るＯＮ幅生成回路５１７の一実施例を図示する。
【０１０２】この実施例に従うＯＮ幅生成回路５１７
は、図１７の実施例で備えるコンパレータ回路７００と
同様の構成に従ってＰＷＭ制御信号よりも大きなオン幅
時間を持つ制御信号を生成するコンバレータ７００ａ
と、図１７の実施例で備えるコンパレータ回路７００と
同様の構成に従ってコンバレータ７００ａよりも大きな
オン幅時間を持つ制御信号を生成するコンバレータ７０
０ｂと、入力電圧Ｖinが基準電圧Ｖchg より小さいとき
にハイレベルを出力し、大きいときにローレベルを出力
するレベル検出用コンパレータ７０４と、レベル検出用
コンパレータ７０４がローレベルを出力するときに、コ
ンバレータ７００ａの生成する制御信号（オン幅時間が
小さい）を通過させるＡＮＤ回路７０５と、レベル検出
用コンパレータ７０４がハイレベルを出力するときに、
コンバレータ７００ｂの生成する制御信号（オン幅時間
が大きい）を通過させるＡＮＤ回路７０６と、ＡＮＤ回
路７０５の出力信号とＡＮＤ回路７０６の出力信号との
論理和を算出して出力するＯＲ回路７０７と、ＯＲ回路
７０７の出力信号とラッチ回路７０２の出力信号との論
理積を算出して出力するＡＮＤ回路７０８とで構成され
ている。
【０１０３】このようなＯＮ幅生成回路５１７が用意さ
れることで、パワーセービングモードが解除されるとき
に、ＰＷＭ制御信号よりも大きなオン幅時間を持つ制御
信号を使ってエネルギー注入を行うときにあって、入力
電圧Ｖinが小さいときには、エネルギーを大きく注入す
べく大きなオン幅時間の制御信号が生成され、入力電圧
Ｖinが大きいときには、エネルギーの注入が過度となら
ないようにと小さなオン幅時間の制御信号が生成される
ことで、適切なエネルギー注入を実行できるようにな
る。
【０１０４】ここで、コンバレータ７００ａの＋入力端
子に入力される基準電圧Ｖon1 と、コンバレータ７００
ｂの＋入力端子に入力される基準電圧Ｖon2 との間に
は、 Ｖon1 ＜Ｖon2 ， Ｖin（min ）＜Ｖchg Ｖon1 ＞Ｖramp×Ｖout ／Ｖin（chg ） Ｖon2 ＞Ｖramp×Ｖout ／Ｖin（min) という関係がある。
【０１０５】図２０の実施例では、オン幅時間を入力電
圧Ｖinに応じて２段階で変更したが、それ以上の変更構
成を採ってもよいことは言うまでもない。
【０１０６】図１６に示したエネルギー注入方法では、
パワーセービングモードが解除されるとときに、ＰＷＭ
制御信号よりも大きなオン幅時間を持つＰＷＭ制御信号
に相当する制御信号を生成していくことで、エネルギー
注入を行うように制御したが、規定の条件が成立するま
での間、連続的にエネルギーを注入する構成を採ること
も可能である。
【０１０７】図２１に、この構成に従うエネルギー注入
方法の一実施例を図示する。
【０１０８】この実施例に従う場合、コントロールロジ
ック回路５０は、図１６の実施例で備えるＯＮ幅生成回
路５１７／ＯＮ幅生成回路リセット回路５１８に代え
て、ＰＳＭラッチ回路５０４がパワーセービングモード
の解除を指示するときにハイレベルをラッチして、ＯＲ
回路５１２，５１３に出力するラッチ回路５１９と、メ
インスイッチング素子Ｑ１のドレイン電圧がソース電圧
よりも規定の電圧分高くなるときにハイレベルを出力
し、それより低い電圧のときにローレベルを出力するピ
ークカレント検出用コンパレータ５２０と、ラッチ回路
５１９がハイレベルをラッチするときにあって、ピーク
カレント検出用コンパレータ５２０がハイレベルを出力
するときに、ラッチ回路５１９をリセットするＡＮＤ回
路５２１とを備える。
【０１０９】この構成に従って、パワーセービングモー
ドが解除されると、ラッチ回路５１９は、ＡＮＤ回路５
２１からリセット指示が発行されるまでの間、メインス
イッチング素子Ｑ１をオンし続けることでエネルギー注
入を行うように動作する。そして、このエネルギー注入
により、メインスイッチング素子Ｑ１に流れる電流が規
定以上になることで、メインスイッチング素子Ｑ１のド
レイン電圧がソース電圧よりも規定以上大きくなると、
ＡＮＤ回路５２１は、ピークカレント検出用コンパレー
タ５２０のハイレベル出力を受けてラッチ回路５１９を
リセットし、これにより、ラッチ回路５１９は、エネル
ギー注入を停止する。
【０１１０】このとき、ＡＮＤ回路５２１は、ラッチ回
路５１９がハイレベルを出力するとき、すなわち、エネ
ルギー注入モードにあることを条件にして、ピークカレ
ント検出用コンパレータ５２０のハイレベル出力を有効
なものとして扱うことで、このエネルギー注入の停止処
理を正常に行うように動作する。
【０１１１】このようにして、図２１の実施例では、パ
ワーセービングモードが解除されると、図２２に示すよ
うに、メインスイッチング素子Ｑ１に流れる電流が規定
以上になるまでの間メインスイッチングＱ１をオンし続
けていくことで、出力コンデンサＣ１にエネルギーを注
入していくように処理することになる。
【０１１２】このとき、これから説明する方法に従っ
て、出力電圧Ｖout の上昇や、エラーアンプ２０の出力
電圧Ｖerの低下を検出することで、メインスイッチング
Ｑ１のオン動作を停止させていくように処理することも
可能である。
【０１１３】次に、図１６に示した実施例で備えるＯＮ
幅生成回路リセット回路５１８について説明する。
【０１１４】このＯＮ幅生成回路リセット回路５１８
は、ＯＮ幅生成回路５１７に対してリセット指示を発行
することで、エネルギー注入時に用いるＰＷＭ制御信号
よりも大きなオン幅時間を持つ制御信号の生成を停止さ
せることで、エネルギー注入を停止させる処理を行うも
のである。
【０１１５】図２３及び図２４に、ＯＮ幅生成回路リセ
ット回路５１８の一実施例を図示する。
【０１１６】図２３（ａ）に示すＯＮ幅生成回路リセッ
ト回路５１８は、エネルギー注入に入ると、ＤＣ−ＤＣ
コンバータ回路の出力電圧Ｖout が上昇することを利用
して、出力電圧Ｖout を＋入力端子に入力し、基準電圧
Ｖreset2を−入力端子に入力して、出力電圧Ｖout が基
準電圧Ｖreset2よりも大きくなるときにハイレベルを出
力するコンパレータ８００を備えることで、ＯＮ幅生成
回路５１７に対してリセット指示を発行することでエネ
ルギー注入を停止させる構成を採っている。
【０１１７】ここで、コンパレータ８００に入力される
基準電圧Ｖreset2は、エネルギー注入終了時点で、図９
に図示したコンパレータ６００（ＰＳＭ解除回路５０５
を構成する）がハイレベルを出力しないようにするため
に、このコンパレータ６００に入力される基準電圧Ｖre
set1よりも大きな値に設定されることになる。
【０１１８】図２３（ｂ）に示すＯＮ幅生成回路リセッ
ト回路５１８は、エネルギー注入に入ると、ＤＣ−ＤＣ
コンバータ回路の出力電圧Ｖout が上昇するのに合わせ
て、エラーアンプ２０の出力電圧Ｖerが低下することを
利用して、出力電圧Ｖerを−入力端子に入力し、基準電
圧Ｖreset2を＋入力端子に入力して、出力電圧Ｖerが基
準電圧Ｖreset2よりも小さくなるときにハイレベルを出
力するコンパレータ８０１を備えることで、ＯＮ幅生成
回路５１７に対してリセット指示を発行することでエネ
ルギー注入を停止させる構成を採っている。
【０１１９】ここで、コンパレータ８０１に入力される
基準電圧Ｖreset2は、エネルギー注入終了時点で、図９
に図示したコンパレータ６０１（ＰＳＭ解除回路５０５
を構成する）がハイレベルを出力しないようにするため
に、このコンパレータ６０１に入力される基準電圧Ｖre
set1よりも小さな値に設定されることになる。
【０１２０】図２４に示すＯＮ幅生成回路リセット回路
５１８は、入力電圧Ｖinの大きさに応じて基準電圧Ｖre
set2を切り換える機能を持つものであって、エラーアン
プ２０の出力電圧Ｖerを−入力端子に入力し、基準電圧
Ｖreset21 を＋入力端子に入力するコンパレータ８０２
と、エラーアンプ２０の出力電圧Ｖerを−入力端子に入
力し、基準電圧Ｖreset22 （Ｖreset21 ＜Ｖreset22 ）
を＋入力端子に入力するコンパレータ８０３と、入力電
圧Ｖinが基準電圧Ｖchg より小さいときにハイレベルを
出力し、大きいときにローレベルを出力するレベル検出
用コンパレータ８０４と、レベル検出用コンパレータ８
０４がローレベルを出力するときに、コンバレータ８０
２の出力するハイレベルを通過させるＡＮＤ回路８０５
と、レベル検出用コンパレータ７０４がハイレベルを出
力するときに、コンバレータ８０３の出力するハイレベ
ルを通過させるＡＮＤ回路８０６と、ＡＮＤ回路８０５
の出力信号とＡＮＤ回路８０６の出力信号との論理和を
算出して出力するＯＲ回路８０７とを備えることで、入
力電圧Ｖinの大きさに応じた基準電圧Ｖreset21 ，Ｖre
set22 を用いて、ＯＮ幅生成回路５１７に対してリセッ
ト指示を発行する構成を採っている。
【０１２１】この構成に従って、図２４に示すＯＮ幅生
成回路リセット回路５１８は、エラーアンプ２０の出力
電圧Ｖerが低下することを検出してＯＮ幅生成回路５１
７に対してリセット指示を発行する構成を採るときにあ
って、入力電圧Ｖinが大きいときには、「Ｖer＝Ｖramp
×Ｖout ／Ｖin」から分かるように、エラーアンプ２０
の出力電圧Ｖerが小さなものとなるので、エネルギー注
入停止の判断処理に用いる基準電圧として小さな基準電
圧Ｖreset21 を用いるようにし、そして、入力電圧Ｖin
が小さいときには、この逆に、大きな基準電圧Ｖreset2
2 を用いるようにすることで、エラーアンプ２０の出力
電圧Ｖerの低下を適切に判断できるようになる。
【０１２２】上述したように、図１６の実施例では、Ｏ
Ｎ幅生成回路リセット回路５１８の出力信号を使ってＯ
Ｎ幅生成回路５１７の実行するエネルギー注入処理を停
止させていく構成を採ったが、図２５に示すように、Ｏ
Ｎ幅生成回路リセット回路５１８の出力信号と、ＯＮ幅
生成回路５１７を構成する図１７に示したラッチ回路７
０２（エネルギー注入モードのときハイレベルを出力す
る）の出力信号との論理積を算出して、ＯＮ幅生成回路
５１７にリセット指示を発行するＡＮＤ回路５２２を備
える構成を採ることが好ましい。
【０１２３】この構成を採ると、エネルギー注入モード
のときのみＯＮ幅生成回路リセット回路５１８の出力信
号が有効となることで、負荷急変時や電源投入時におけ
る誤動作を防止できるようになる。
【０１２４】図１６の実施例では、パワーセービングモ
ードが解除されるときに、ＯＮ幅生成回路５１７の生成
する制御信号に従って、ＰＷＭ制御信号（Ｖpwm ）で規
定されるメインスイッチング素子Ｑ１のオン幅時間より
も大きいＯＮ幅時間でエネルギー注入を行うことで、出
力コンデンサＣ１へのエネルギー注入時間の短縮を図っ
ていく構成を採った。
【０１２５】図２６ないし図２９に、このとき実行する
エネルギー注入の停止方法の一実施例を図示する。
【０１２６】図２６に示す実施例は、図１６の実施例に
従うときにあって、ＯＲ回路５１２と第１のドライブ回
路５１４との間に、ＯＮ幅生成回路リセット回路５１８
の出力信号の反転値とＯＲ回路５１２の出力信号との論
理積を算出して、第１のドライバ回路５１４に入力する
ＡＮＤ回路５２３を備える構成を採っている。
【０１２７】この構成に従って、図２６に示す実施例で
は、ＯＮ幅生成回路リセット回路５１８がＯＮ幅生成回
路５１７に対してリセット指示を発行する（ハイレベル
を出力する）ことでエネルギー注入を停止すると、ＡＮ
Ｄ回路５２３がＯＲ回路５１２の出力信号を遮断し、こ
れにより、メインスイッチング素子Ｑ１がオフすること
でエネルギー注入を停止するように動作する。
【０１２８】一方、図２７に示す実施例は、図２６の実
施例に従うときにあって、更に、ＯＲ回路５１３の代わ
りに、ＯＲ回路５１１の出力信号とＯＮ幅生成回路５１
７の出力信号とＯＮ幅生成回路リセット回路５１８の出
力信号との論理和を算出して第２のドライバ回路５１５
に出力するＯＲ回路５１３ａを備える構成を採ってい
る。
【０１２９】この構成に従って、図２７に示す実施例で
は、ＯＮ幅生成回路リセット回路５１８がＯＮ幅生成回
路５１７に対してリセット指示を発行する（ハイレベル
を出力する）ことでエネルギー注入を停止すると、ＡＮ
Ｄ回路５２３がＯＲ回路５１２の出力信号を遮断し、こ
れにより、メインスイッチング素子Ｑ１がオフするとと
もに、ＯＲ回路５１３ａのハイレベル出力を受けて、同
期整流型スイッチング素子Ｑ２がオフすることでエネル
ギー注入を停止するように動作する。
【０１３０】一方、図２８に示す実施例では、図１６の
実施例に従うときにあって、ＰＳＭセットコンパレータ
４０の出力するＰＳＭ指示信号（Ｖpsm ）とＯＮ幅生成
回路リセット回路５１８の出力信号との論理和を算出し
て、ＰＳＭラッチ回路５０４のラッチ端子に入力するＯ
Ｒ回路５２４を備える構成を採っている。
【０１３１】この構成に従って、図２８に示す実施例で
は、ＯＮ幅生成回路リセット回路５１８がＯＮ幅生成回
路５１７に対してリセット指示を発行する（ハイレベル
を出力する）ことでエネルギー注入を停止すると、ＰＳ
Ｍラッチ回路５０４がハイレベルをラッチすることでパ
ワーセービングモードに入り、これにより、メインスイ
ッチング素子Ｑ１及び同期整流型スイッチング素子Ｑ２
がオフすることでエネルギー注入を停止するように動作
する。
【０１３２】一方、図２９に示す実施例では、図２８の
実施例に従うときにあって、図２５の実施例で示したＡ
ＮＤ回路５２２を備える構成を採っている。すなわち、
ＯＮ幅生成回路リセット回路５１８の出力信号と、ＯＮ
幅生成回路５１７を構成する図１７に示したラッチ回路
７０２（エネルギー注入モードのときハイレベルを出力
する）の出力信号との論理積を算出して、ＯＲ回路５２
４に出力するとともに、ＯＮ幅生成回路５１７に対して
リセット指示を発行するＡＮＤ回路５２２を備える構成
を採っている。
【０１３３】この構成に従って、図２９に示す実施例で
は、図２８の実施例に従って、メインスイッチング素子
Ｑ１及び同期整流型スイッチング素子Ｑ２をオフするこ
とでエネルギー注入を停止する構成を採るときにあっ
て、エネルギー注入モードのときにのみ、ＯＮ幅生成回
路リセット回路５１８の出力信号が有効となるように動
作し、これにより、負荷急変時や電源投入時における誤
動作を防止できるようになる。
【０１３４】以上の実施例では説明しなかったが、本発
明に関わる電源制御以外の電源制御を行う際に、インダ
クタ電流が逆流する場合がある。このような場合には、
本発明の電源制御を行わないようにするために、外部回
路からの指示に応答して本発明の電源制御を行わないよ
うにする構成が用意されることになる。
【０１３５】例えば、図５の実施例に従うときには、図
３０に示すように、ＰＳＭラッチ回路５０４とＰＳＭ解
除回路５０５との間に、ＰＳＭ解除回路５０５の出力信
号と外部回路から与えられるＯＦＦ指示信号との論理和
を算出して、ＰＳＭラッチ回路５０４に対してリセット
指示を発行するＯＲ回路５２５が用意されることにな
る。
【０１３６】図示実施例に従って本発明を説明したが、
本発明はこれに限定されるものではない。例えば、実施
例では、エラーアンプ２０の出力電圧Ｖerが出力電圧Ｖ
outの低下に伴って上昇するという回路構成を用いた
が、エラーアンプ２０の出力電圧Ｖerが出力電圧Ｖout
の低下に伴って低下するという回路構成を用いることも
可能である。
【０１３７】
【発明の効果】以上説明したように、本発明のＤＣ−Ｄ
Ｃコンバータ回路では、センス抵抗を用いずに負荷電流
が小さくなる状態を検出する構成を採って、負荷電流が
小さくなることを検出すると、スイッチング素子の駆動
回数を低減するパワーセービングモードに入る構成を採
るので、負荷電流が小さくなるときに要求される低消費
電力化をセンス抵抗を用いずに実現でき、これにより、
センス抵抗による消費電力を削減できることで高い変換
効率を実現できるようになるとともに、低コスト化を実
現できるようになる。
【０１３８】そして、本発明のＤＣ−ＤＣコンバータ回
路によれば、パワーセービングモードを解除する状態を
正確に検出できるようになる。
【０１３９】そして、本発明のＤＣ−ＤＣコンバータ回
路によれば、パワーセービングモードの解除時に、出力
フィルタに対して、パワーセービングモードに入ること
で低下したエネルギーを短時間に注入できるようにな
る。そして、このエネルギー注入を停止する状態を正確
に検出できるようになる。
【図面の簡単な説明】
【図１】本発明の一実施例である。
【図２】本発明の実装される装置の説明図である。
【図３】実施例の説明図である。
【図４】実施例の説明図である。
【図５】ＰＳＭを実現するための一実施例である。
【図６】ＰＳＭを実現するための一実施例である。
【図７】ＰＳＭを実現するための一実施例である。
【図８】ＰＳＭを実現するための一実施例である。
【図９】ＰＳＭ解除回路の一実施例である。
【図１０】ＰＳＭを解除するための一実施例である。
【図１１】ＰＳＭを解除するための一実施例である。
【図１２】ＰＳＭ解除回路の一実施例である。
【図１３】実施例の説明図である。
【図１４】ＰＳＭ解除回路の一実施例である。
【図１５】実施例の動作説明図である。
【図１６】エネルギー注入方法の一実施例である。
【図１７】ＯＮ幅生成回路の一実施例である。
【図１８】実施例の動作説明図である。
【図１９】オーバーシュートの説明図である。
【図２０】ＯＮ幅生成回路の一実施例である。
【図２１】エネルギー注入方法の一実施例である。
【図２２】実施例の動作説明図である。
【図２３】ＯＮ幅生成回路リセット回路の一実施例であ
る。
【図２４】ＯＮ幅生成回路リセット回路の一実施例であ
る。
【図２５】エネルギー注入方法の一実施例である。
【図２６】エネルギー注入停止方法の一実施例である。
【図２７】エネルギー注入停止方法の一実施例である。
【図２８】エネルギー注入停止方法の一実施例である。
【図２９】エネルギー注入停止方法の一実施例である。
【図３０】本発明の他の実施例である。
【図３１】電圧モード制御型ＤＣ−ＤＣコンバータ回路
の説明図である。
【図３２】電流モード制御型ＤＣ−ＤＣコンバータ回路
の説明図である。
【符号の説明】
１ ＤＣ−ＤＣコンバータ回路 １０ 三角波生成回路 ２０ エラーアンプ ３０ ＰＷＭコンパレータ ４０ ＰＳＭセットコンパレータ ５０ コントロールロジック回路 Ｑ１ メインスイッチング素子 Ｑ２ 同期整流型スイッチング素子 Ｌ１ インダクタ Ｃ１ 出力コンデンサ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−218264（ＪＰ，Ａ) 特開 平５−304796（ＪＰ，Ａ) 特開 平７−143741（ＪＰ，Ａ) 特開 平10−285914（ＪＰ，Ａ) 特開 平10−323027（ＪＰ，Ａ) 特開 平10−248244（ＪＰ，Ａ) 特開 平５−18286（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H02M 3/155

Claims (14)

    (57)【特許請求の範囲】
  1. 【請求項１】 三角波信号と誤差増幅器の出力電圧とに
    従って生成される動作制御信号に応じて入力電圧をオン
    オフするメインスイッチング素子を備えるＤＣ−ＤＣコ
    ンバータ回路において、 メインスイッチング素子の出力側電圧が入力側電圧より
    も大きくなるのか否かを検出する検出手段と、 上記検出手段により出力側電圧が入力側電圧よりも大き
    くなることが検出されるときに、メインスイッチング素
    子の駆動電力を低減あるいは削減させるパワーセービン
    グモードに移行する制御手段とを備えることを、 特徴とするＤＣ−ＤＣコンバータ回路。
  2. 【請求項２】 三角波信号と誤差増幅器の出力電圧とに
    従って生成される動作制御信号に応じて入力電圧をオン
    オフするメインスイッチング素子と、負荷電流の同期整
    流用に用意されて、該メインスイッチング素子と同時オ
    フする期間を持ちつつ、該メインスイッチング素子とは
    逆動作モードでオンオフする同期整流型スイッチング素
    子とを備えるＤＣ−ＤＣコンバータ回路において、 メインスイッチング素子の出力側電圧が入力側電圧より
    も大きくなるのか否かを検出する検出手段と、 上記検出手段により出力側電圧が入力側電圧よりも大き
    くなることが検出されるときに、スイッチング素子の駆
    動電力を低減あるいは削減させるパワーセービングモー
    ドに移行する制御手段とを備えることを、 特徴とするＤＣ−ＤＣコンバータ回路。
  3. 【請求項３】 請求項２記載のＤＣ−ＤＣコンバータ回
    路において、 制御手段は、同期整流型スイッチング素子をオフするこ
    とでパワーセービングモードに移行することを、 特徴とするＤＣ−ＤＣコンバータ回路。
  4. 【請求項４】 請求項２記載のＤＣ−ＤＣコンバータ回
    路において、 制御手段は、メインスイッチング素子及び同期整流型ス
    イッチング素子をオフすることでパワーセービングモー
    ドに移行することを、 特徴とするＤＣ−ＤＣコンバータ回路。
  5. 【請求項５】 請求項２記載のＤＣ−ＤＣコンバータ回
    路において、 制御手段は、三角波信号の発振周波数を低下させること
    でパワーセービングモードに移行することを、 特徴とするＤＣ−ＤＣコンバータ回路。
  6. 【請求項６】 請求項２記載のＤＣ−ＤＣコンバータ回
    路において、 制御手段は、三角波信号の発振周波数を低下させるとと
    もに、同期整流型スイッチング素子をオフすることでパ
    ワーセービングモードに移行することを、 特徴とするＤＣ−ＤＣコンバータ回路。
  7. 【請求項７】 請求項４記載のＤＣ−ＤＣコンバータ回
    路において、 出力電圧が規定値よりも小さくなったのか否かを検知す
    る検知手段と、 上記検知手段により出力電圧の低下が検知されるとき
    に、パワーセービングモードを解除する解除手段とを備
    えることを、 特徴とするＤＣ−ＤＣコンバータ回路。
  8. 【請求項８】 請求項４記載のＤＣ−ＤＣコンバータ回
    路において、 誤差増幅器の出力電圧が規定値まで変化したのか否かを
    検知する検知手段と、 上記検知手段により誤差増幅器の出力電圧の変化が検知
    されるときに、パワーセービングモードを解除する解除
    手段とを備えることを、 特徴とするＤＣ−ＤＣコンバータ回路。
  9. 【請求項９】 請求項３又は６記載のＤＣ−ＤＣコンバ
    ータ回路において、 誤差増幅器の出力電圧が規定値まで変化したのか否かを
    検知する検知手段と、 上記検知手段により誤差増幅器の出力電圧の変化が検知
    されるときに、パワーセービングモードを解除する解除
    手段とを備えることを、 特徴とするＤＣ−ＤＣコンバータ回路。
  10. 【請求項１０】 請求項３、５又は６記載のＤＣ−ＤＣ
    コンバータ回路において、 出力フィルタを構成するインダクタに流れる電流のピー
    ク値が規定値よりも大きくなったのか否かを検知する検
    知手段と、 上記検知手段によりインダクタ電流のピーク値の上昇が
    検知されるときに、パワーセービングモードを解除する
    解除手段とを備えることを、 特徴とするＤＣ−ＤＣコンバータ回路。
  11. 【請求項１１】 請求項７又は８記載のＤＣ−ＤＣコン
    バータ回路において、 解除手段によりパワーセービングモードが解除されると
    きに、メインスイッチング素子からオンするように制御
    する解除制御手段を備えることを、 特徴とするＤＣ−ＤＣコンバータ回路。
  12. 【請求項１２】 請求項７又は８記載のＤＣ−ＤＣコン
    バータ回路において、 解除手段によりパワーセービングモードが解除されると
    きに、出力フィルタを構成するコンデンサにエネルギー
    を注入する注入手段を備えることを、 特徴とするＤＣ−ＤＣコンバータ回路。
  13. 【請求項１３】 請求項１２記載のＤＣ−ＤＣコンバー
    タ回路において、 注入手段により実行されるエネルギー注入処理を停止さ
    せる停止手段を備えることを、 特徴とするＤＣ−ＤＣコンバータ回路。
  14. 【請求項１４】 請求項７〜１３のいずれかに記載され
    るＤＣ−ＤＣコンバータ回路において、 解除手段は、外部回路からパワーセービングモードの解
    除指示が発行されるときに、パワーセービングモードを
    解除することを、 特徴とするＤＣ−ＤＣコンバータ回路。
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