FR3037716A1 - Transistors superposes avec zone active du transistor superieur auto-alignee - Google Patents

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Abstract

Réalisation d'un circuit intégré doté d'au moins deux niveaux de transistors (T1, T2) superposés, comprenant : - un premier transistor d'un premier niveau, - un premier plot (135a), un deuxième plot, et un troisième plot (135c), connectés respectivement à une région de drain, une grille, et une région de source du premier transistor (T1), le premier plot, le deuxième plot et le troisième plot traversant une couche isolante recouvrant le premier transistor - un deuxième transistor doté d'une zone active définie dans une couche semi-conductrice disposée à une extrémité des plots et en regard du premier transistor, le transistor comportant une grille disposée entre le premier plot et le troisième plot.

Description

1 TRANSISTORS SUPERPOSES AVEC ZONE ACTIVE DU TRANSISTOR SUPERIEUR AUTO- ALIGNEE DESCRIPTION DOMAINE TECHNIQUE ET ART ANTÉRIEUR La présente demande concerne le domaine de la microélectronique et plus particulièrement celui de la fabrication de dispositifs dotés de composants superposés, en particulier des transistors répartis sur plusieurs niveaux. De tels dispositifs comprennent généralement un empilement d'au moins deux couches semi-conductrices séparées par une couche isolante. On qualifie ce type de dispositif de circuit intégré en 3 dimensions.
Le coût de réalisation de tels circuits peut s'avérer élevé, notamment à cause du nombre d'étapes de photolithographie supplémentaires mises en oeuvre pour former les composants du niveau supérieur. Par ailleurs, lors de telles étapes de photolithographie un alignement précis entre les différents niveaux est difficile à obtenir ce qui peut contraindre les concepteurs de tels dispositifs en termes de règles de dessins et mener et à une densité d'intégration des composants limitée. Il se pose le problème de trouver un nouveau procédé de réalisation d'un dispositif à transistors superposés amélioré vis-à-vis d'inconvénients énoncés ci-dessus.
2 0 EXPOSÉ DE L'INVENTION Un mode de réalisation de la présente invention prévoit un procédé de réalisation d'un circuit intégré doté d'au moins deux niveaux de transistors superposés, comprenant des étapes de : - réalisation d'une pluralité de plots dont au moins un premier plot, un 25 deuxième plot, et un troisième plot, respectivement sur une région de drain, une grille, et une région de source d'un premier transistor d'un premier niveau de transistor(s), le 3037716 2 premier plot, le deuxième plot et le troisième plot traversant une couche isolante recouvrant le premier transistor et étant agencés de sorte que le premier plot est espacé du troisième plot d'au moins une distance d2, le deuxième plot étant espacé du premier plot et du troisième plot d'au moins une distance d1, avec d1 et d2 prévues de sorte que 5 di > d2, - former une couche semi-conductrice apte à accueillir au moins une région de canal d'un deuxième transistor d'un deuxième niveau de transistor(s), la couche semi-conductrice étant disposée à une extrémité des plots à une hauteur h telle que h > d1, 10 - former un bouchon de protection dans une première région d'une cavité réalisée entre la couche isolante et la couche semi-conductrice, la première région étant située en regard du premier transistor entre le premier plot et le troisième plot, la formation du bouchon de protection comprenant des étapes de dépôt conforme d'un matériau sacrificiel dans une cavité de hauteur h formée entre la couche semi- 15 conductrice et la couche isolante, puis retrait partiel du matériau sacrificiel par gravure isotrope, de manière à conserver un bloc de matériau sacrificiel entre le premier plot et le troisième plot à l'issue de la gravure isotrope, une zone active du deuxième transistor étant apte à être définie en regard du premier plot du troisième plot et du bouchon de protection.
2 0 Ainsi, on peut réaliser un transistor à un niveau supérieur avec une zone active auto-alignée avec le niveau d'en dessous sans pour cela devoir nécessairement réaliser une étape de photolithographie. En plus de permettre d'obtenir un bon alignement entre le niveau supérieur et le niveau inférieur de transistors, un tel procédé permet également de par 25 l'agencement des plots de gagner en densité d'intégration dans la mesure où au moins un plot servant de plot de connexion est disposé à la fois en regard du premier et du deuxième transistor. Le procédé peut comprendre en outre au moins une étape de définition de la zone active du deuxième transistor.
3037716 3 Selon une première possibilité, la zone active peut être définie à l'aide d'une oxydation de zones de la couche semi-conductrice qui ne sont pas protégées par le bouchon de protection ou par les plots. Si l'on souhaite éviter d'utiliser un budget thermique important, la 5 définition de la zone active du deuxième transistor peut en variante être réalisée par gravure de zones de la couche semi-conductrice qui ne sont pas protégées par le bouchon de protection ou par les plots. La couche semi-conductrice peut être formée sur une couche de support sacrificielle d'épaisseur égale à h disposée sur la couche isolante. Dans ce cas, le 10 procédé peut comprendre en outre préalablement à la formation du bouchon de protection : le retrait de la couche sacrificielle de sorte à former la cavité. Le bouchon de protection peut être formé également d'une couche de diélectrique de grille déposée préalablement au matériau sacrificiel. Dans ce cas, la formation du bouchon de protection peut comprendre 15 en outre après dépôt du matériau sacrificiel et gravure isotrope du matériau sacrificiel, le retrait partiel de la couche de diélectrique de grille dans la cavité, la couche de diélectrique de grille étant conservée dans la première région, le procédé comprenant en outre, après définition de la zone active des étapes de : - retrait du matériau sacrificiel dans la première région puis, - formation d'un matériau de grille dans la cavité par dépôt dans la cavité, - retrait partiel du matériau de grille dans la cavité par gravure isotrope de sorte à conserver le matériau de grille dans la première région. Un ou plusieurs des plots peuvent être formés d'une tige conductrice enrobée par une enveloppe isolante. Selon une possibilité de mise en oeuvre, le procédé peut comprendre en outre après le retrait du matériau sacrificiel et préalablement à la formation d'un matériau de grille dans la cavité, une étape de retrait d'une portion d'enveloppe isolante des plots de sorte à dévoiler une portion de tige conductrice.
3037716 4 Le matériau de grille peut être formé de sorte à combler une autre région située entre la première région et le deuxième plot. Dans ce cas, la gravure isotrope du matériau de grille peut être réalisée de sorte à retirer partiellement le matériau de grille, le matériau de grille étant conservé dans cette autre région.
5 On peut former ainsi une zone de connexion entre la grille du transistor T2 de niveau supérieur et celle du transistor de niveau inférieur. Selon une possibilité de mise en oeuvre, le procédé peut comprendre en outre la formation d'un quatrième plot disposé en contact avec une couche semiconductrice superficielle d'un substrat sur lequel le premier transistor est formé.
10 Dans ce cas, ce quatrième plot étant situé à au moins une distance d3 du premier plot, du deuxième plot, et du troisième plot, telle que d3 > d1. Cela permet de s'assurer de bien pouvoir retirer certains matériaux au cours du procédé. Selon une possibilité de mise en oeuvre, au moins un plot donné peut être formé avec une portion inférieure conductrice et connectée au premier transistor et 15 une portion supérieure dans le prolongement de la portion inférieure, la portion supérieure étant à base de matériau isolant et étant configurée de sorte à réaliser une isolation entre la portion inférieure et le deuxième transistor. La portion supérieure du plot donné peut servir à définir la zone active du deuxième transistor T2 sans toutefois connecter cette zone active à la portion 20 conductrice inférieure qui peut quant à elle être connectée au premier transistor T1. Selon une possibilité de mise en oeuvre, le plot donné peut être le troisième plot, c'est-à-dire celui connecté à la région de source du premier transistor. Dans ce cas, le premier transistor et le deuxième transistor peuvent avoir des régions de source indépendantes.
25 Ainsi, le premier transistor et le deuxième transistor peuvent être avantageusement agencés de sorte à former un inverseur. La portion conductrice inférieure peut être formée de zones conductrices réalisant un coude. Un tel agencement peut permettre de faciliter une prise de contact électrique sur la région du premier transistor avec laquelle cette portion inférieure est connectée.
3037716 5 Selon une possibilité de mise en oeuvre, au moins un autre plot comporte une portion inférieure conductrice et connectée au premier transistor et une portion supérieure conductrice connectée à la portion inférieure et au deuxième transistor.
5 Dans ce cas, un premier procédé de formation du plot donné et de l'autre plot peut comprendre des étapes de : - formation d'une couche et dans cette couche d'un premier trou et d'un deuxième trou, le premier trou et le deuxième trou dévoilant respectivement une portion conductrice inférieure de l'autre plot et la portion conductrice inférieure du plot 10 donné, le premier trou ayant une première section S1 transversale supérieure à une deuxième section S2 du deuxième trou, - remplissage du deuxième trou à l'aide d'un matériau de remplissage, - formation d'une tige conductrice enrobée d'une enveloppe isolante dans le premier trou, 15 - retrait du matériau de remplissage dans le deuxième trou, - formation d'un matériau isolant dans le deuxième trou. Après formation de la tige conductrice et de l'enveloppe isolante dans le premier trou, et préalablement au retrait du matériau de remplissage dans le deuxième trou, on élargi le deuxième trou de sorte que le deuxième trou ait une section 20 transversale égale ou sensiblement égale à la première section Si. Un deuxième procédé de formation du plot donné et de l'autre plot peut comprendre des étapes de : - formation sur les portions conductrices inférieures respectives de l'autre plot et du plot donné d'une couche isolante puis d'un premier trou et d'un 25 deuxième trou dans cette couche isolante, le premier trou et le deuxième trou dévoilant respectivement la portion conductrice inférieure de l'autre plot et la portion conductrice inférieure du plot donné, le premier trou ayant une première section transversale Si, le deuxième trou étant formé d'une partie ayant une deuxième section transversale S2 < S1 débouchant sur une extrémité de section égale ou sensiblement égale à S1, 30 - dépôt dans le premier trou et le deuxième trou d'un matériau isolant, 3037716 6 - gravure du matériau isolant de sorte à dévoiler le fond du premier trou tout en conservant une enveloppe isolante sur des parois latérales du premier trou et une zone isolante au fond du deuxième trou, - dépôt d'un matériau conducteur.
5 Selon un autre aspect, la présente invention prévoit un circuit intégré doté d'au moins deux niveaux de transistors superposés, comprenant : un premier transistor d'un premier niveau, une pluralité de plots dont au moins un premier plot, un deuxième plot, et un troisième plot, connectés respectivement à une région de drain, une grille, et 10 une région de source du premier transistor, le premier plot, le deuxième plot et le troisième plot traversant une couche isolante recouvrant le premier transistor. un deuxième transistor d'un deuxième niveau doté d'une zone active définie dans une couche semi-conductrice disposée en regard du premier transistor à une extrémité du premier plot, et du troisième plot, le transistor comportant une grille 15 comprenant une première portion disposée entre le premier plot et le troisième plot. Cette grille peut également comprendre une deuxième portion disposée entre la première portion et le deuxième plot. BRÈVE DESCRIPTION DES DESSINS La présente invention sera mieux comprise à la lecture de la description 20 d'exemples de réalisation donnés, à titre purement indicatif et nullement limitatif, en faisant référence aux dessins annexés sur lesquels : - les figures 1A-1N, 2A-2E, 3A-3D servent à illustrer un exemple de procédé de réalisation d'un circuit intégré 3D dans lequel la zone active d'un transistor de niveau supérieure est définie à l'aide de plots de connexion d'un transistor de niveau 25 inférieur ; - la figure 4 sert à illustrer une variante de définition de la zone active par oxydation ; - la figure 5 sert à illustrer un exemple de réalisation d'un circuit intégré 3D dans lequel la zone active d'un transistor de niveau supérieur est définie à 3037716 7 l'aide des plots disposés sur un transistor de niveau inférieur, au moins un plot étant doté d'une portion supérieure factice isolante ; - les figures 6A-6B servent à illustrer un exemple de réalisation d'un inverseur formé de transistors superposés ; 5 - les figures 7A-7G servent à illustrer un exemple de réalisation de plots de connexion pour un circuit 3D ; - les figures 8A-8G servent à illustrer un exemple de réalisation de plots de connexion pour un circuit 3D ; Des parties identiques, similaires ou équivalentes des différentes figures 10 portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre. Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles. En outre, dans la description ci-après, des termes qui dépendent de 15 l'orientation tels que « sur », « au fond », « supérieure », « inférieure », « latérale », « verticale », « horizontale », s'appliquent en considérant une structure orientée de la façon illustrée dans les figures. EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS Un exemple de procédé de réalisation d'un dispositif microélectronique 20 doté de composants répartis sur plusieurs niveaux, va à présent être donné en liaison avec les figures 1A-1N, 2A-2E, 3A-3D, donnant respectivement des vues selon une première coupe transversale, des vues de dessus, et des vues selon une deuxième coupe transversale du dispositif en cours de réalisation. Le dispositif peut être formé par exemple à partir d'un premier 25 support 1 qui peut être sous forme d'un substrat de type semi-conducteur sur isolant ou un substrat massif (« Bulk » selon la terminologie anglo-saxonne) comprenant une couche semi-conductrice 2 superficielle dans laquelle une région de canal d'au moins un premier transistor T1 appartenant à un premier niveau N1 d'un empilement de composants 3037716 8 électroniques répartis sur plusieurs niveaux est prévue. Un tel transistor T1 est illustré sur la figure 1A. La fabrication du premier transistor T1 comprend la formation d'un diélectrique de grille 7, d'une grille 8 sur la zone de diélectrique de grille, ainsi que de 5 régions de source 6 et de drain 5 de part et d'autre de la région 4 de canal. Des espaceurs isolants 11 peuvent également être réalisés de part et d'autre de la grille 8. Les régions de source 6, de drain 5 et de grille 8, peuvent être surmontées ou dotées de zones 13 d'alliage de métal et de semi-conducteur communément appelées zones siliciurées formant des contacts. Une zone siliciurée supplémentaire réalisée directement sur une 10 zone 19 de la couche semi-conductrice 2 superficielle prévue pour former un contact avec un plan de masse peut être prévue. Le transistor T1 est ensuite recouvert d'une ou plusieurs couches de matériau diélectrique, par exemple d'un empilement d'au moins une couche 21 de nitrure de silicium revêtue d'une couche 23 d'oxyde de silicium que l'on peut lisser par 15 exemple par CMP (pour « polissage mécano-chimique »). Une couche sacrificielle 25 est ensuite formée sur la couche isolante 23. Cette couche sacrificielle 25 est à base d'un matériau apte à être gravé de manière sélective vis-à-vis de celui de la couche isolante 23. Le matériau de la couche sacrificielle 25 peut être par exemple du polysilicium ou du SiCBN ou un diélectrique de 20 type « low-k » tel que du SiOCH poreux. Cette couche sacrificielle 25 est prévue avec une épaisseur h comprise par exemple entre 80 nm et 100 nm, tandis que l'épaisseur cumulée H' de la couche sacrificielle 25 et de la couche isolante 23 peut être comprise par exemple de l'ordre de 120 nm. On réalise ensuite des plots 35a, 35b, 35c, 35d de connexion, 25 respectivement sur la région de drain 5, la grille 8, la région de source 6, et la zone 19 de plan de masse. Pour cela, on forme tout d'abord des trous 27a, 27b, 27c, 27d dans l'empilement de couches sacrificielle 25 et isolantes 23, 21, les trous 27a, 27b, 27c, 27d dévoilant respectivement une zone de contact de drain, une zone de contact de grille, 30 une zone de contact de source et le contact sur le plan de masse.
3037716 9 Puis, on tapisse les parois et le fond des trous par un matériau isolant 31, tout en conservant une zone centrale des trous 27a, 27b, 27c, 27d non remplie par le matériau isolant 31 (figure 1B). Le matériau isolant 31 peut-être pour cela formé par dépôt conforme dans les trous 27a, 27b, 27c, 27d puis retiré du fond des trous 27a, 27b, 5 27c, 27d par gravure anisotrope. Le matériau isolant 31 est de préférence différent de celui de la couche sacrificielle 25. Le matériau isolant 31 peut être par exemple du nitrure de silicium ou du SiCBN ou du SiOCN. Puis, on remplit la zone centrale des trous 27a, 27b, 27c, 27d par un matériau conducteur 33 tel que par exemple du tungstène. Les plots 35a, 35b, 35c, 35d 10 ainsi formés comportent une tige de matériau conducteur 33 enrobée sur ses flancs par une enveloppe à base du matériau isolant 31. L'épaisseur el de l'enveloppe isolante peut être prévue en fonction de la taille des espaceurs 11, avantageusement de sorte que l'épaisseur de l'enveloppe 31 est inférieure à l'épaisseur e2 des espaceurs 11 (figure 1C). Comme cela est illustré sur la figure 2A donnant une vue de dessus des 15 plots, l'agencement de ces plots est prévu de telle sorte que le premier plot 35a et le troisième 35c de connexion respectivement de la région de drain 5 et de la région de source 6 sont espacés entre eux d'au moins une distance d2 inférieure à l'épaisseur h de la couche sacrificielle 25. Le deuxième plot 35b de connexion de la grille 8 est espacé des plots 35a et 35c de drain et de source et d'au moins une distance d1 inférieure à 20 l'épaisseur h de la couche sacrificielle 25, la distance d1 étant en outre telle que d1 > d2. Une telle disposition des plots 35a, 35b et 35c est prévue pour permettre de définir ultérieurement une zone active et un emplacement de grille pour un transistor du niveau supérieur et ce sans nécessairement devoir réaliser une étape de photolithographie spécifique pour cela.
25 Dans le cas où un plot 35d de contact sur le plan de masse est réalisé, celui-ci est espacé des autres plots 35a, 35b, 35c d'au moins une distance d3 telle que d3 > d1. Ensuite, on forme sur la couche sacrificielle 25 et au sommet des plots 35a, 35b, 35c, 35d une couche semi-conductrice 41 dans laquelle une région de canal 30 d'au moins un deuxième transistor d'un deuxième niveau N2 de composants est destinée 3037716 10 à être réalisée (figure 1D). Cette couche semi-conductrice 41 peut être formée par report d'un substrat, par exemple par collage moléculaire, puis un éventuel meulage (« grinding » selon la terminologie anglo-saxonne) d'une épaisseur du substrat de sorte à ne conserver que la couche semi-conductrice 41. Cette couche semi-conductrice 41 est en 5 contact avec une extrémité supérieure des plots 35a, 35b, 35c, 35d. La couche semi- conductrice 41 peut être à base de matériau semi-conducteur cristallin, par exemple du Si monocristallin ou du SiGe et peut avoir une épaisseur comprise par exemple entre 5 nm et 20 nm. Une couche de masquage 45, est ensuite déposée sur la couche semi- 10 conductrice 41. La couche de masquage 45 est ainsi disposée sur une face supérieure de la couche semi-conductrice 41 c'est-à-dire une face opposée à celle avec laquelle les plots 35a, 35b, 35c, 35d sont en contact. La couche de masquage 45 est destinée à protéger la couche semi-conductrice 41. Le matériau de la couche de masquage peut être choisi en fonction de celui du matériau diélectrique 31 et de la couche sacrificielle 25. Par exemple, 15 on prévoit une couche de masquage 45 à base de nitrure de silicium ou de PolySiGe. Puis, on retire la couche sacrificielle 25 par gravure sélective, afin de former une cavité 39 entre la couche isolante 23 et la couche semi-conductrice 41. La cavité 39 ainsi réalisée dévoile une portion supérieure des plots 35a, 35b, 35c, 35d (figure 1E).
20 Dans le cas où la couche sacrificielle 25 est à base de polysilicium, cette gravure peut être réalisée par exemple à l'aide de SF6 tandis que lorsque la couche sacrificielle 25 est à base de SiCBN cette gravure peut être réalisée par exemple à l'aide d'Ar/CF4/CH3F/N2. Une couche sacrificielle 25 à base de matériau low-k de type SiOCH poreux peut être retirée par exemple à l'aide d'un plasma CHF3.
25 La cavité 39 ainsi réalisée a une hauteur égale à l'épaisseur h de la couche sacrificielle 25 supprimée. La couche semi-conductrice 41 est alors soutenue par les plots 35a, 35b, 35c, 35d. Puis, on forme une couche de diélectrique 57 de grille dans la cavité 39. Ce dépôt est de préférence conforme et réalisé par exemple par une technique de CVD 30 (pour « Chemical Vapor Deposition ») ou d'AICVD (pour Atomic layer Vapor Deposition »).
3037716 11 Une telle technique de dépôt permet de revêtir les plots 35a, 35b, 35c, 35d, la couche semi-conductrice 41 et la couche isolante 23 d'un matériau diélectrique 57 ayant une épaisseur maitrisée et constante. Le diélectrique 57 de grille est par exemple un matériau de type « high-k » tel que du Hf02 (figure 1F).
5 On forme ensuite un bouchon de protection pour permettre de définir une zone active du transistor du deuxième niveau N2. Pour cela, on dépose, de préférence de manière conforme, un matériau sacrificiel 61 dans la cavité 39. Le matériau sacrificiel 61 peut être par exemple un matériau choisi notamment de sorte à pouvoir être gravé de manière sélective vis-à-vis du diélectrique 57 de grille tel qu'un oxyde de silicium nitruré 10 ou du polySiGe. L'épaisseur déposée du matériau sacrificiel 61 est prévue en fonction de l'écartement entre le premier plot 35a connecté à la région de source 5 et le troisième plot 35c connecté à la région de drain 6 du transistor Ti de niveau inférieur N1 et de sorte à combler entièrement une première région R1 de la cavité 39 située entre le premier plot 15 35a et le troisième plot 35c. Un exemple de dépôt de matériau sacrificiel 61 est illustré sur les figures 1G, 2B et 3A, sur lesquelles le dispositif en cours de réalisation est représenté respectivement selon une vue en coupe transversale, selon une vue de dessus, et selon une autre vue en coupe transversale BB'. Dans cet exemple, l'épaisseur de matériau 20 sacrificiel 61 est tel qu'une deuxième région R2 de la cavité 39 située entre le deuxième plot 35b qui est connecté à la grille 8 du transistor T1 et les autres plots 35a, 35c n'est quant à elle comblée que partiellement. On effectue ensuite une gravure isotrope du matériau sacrificiel 61. Du fait de l'agencement des plots 35a, 35b, 35c, 35d et de la quantité de matériau sacrificiel 25 61 déposé, on peut, par le biais de cette gravure, retirer le matériau donné 61 de la cavité 39 à l'exception de la région R1 située entre le premier plot 35a et le troisième plot 35c qui sont connectés respectivement à la région de drain et à la région de source du premier transistor T1. La gravure isotrope est ainsi réalisée de sorte que la région R1 demeure remplie entièrement par le matériau donné 61.
3037716 12 On définit ainsi un bouchon de protection 65 formé du diélectrique 57 de grille et du matériau sacrificiel 61 dans la première région R1 de la cavité 39 située en regard du premier transistor T1 et entre le premier plot 35a et le troisième plot 35c. On délimite ainsi l'emplacement ou l'empreinte d'une future zone active d'un transistor de 5 niveau supérieur. En effet, une zone 41a de la couche semi-conductrice 41 située en regard du premier plot 35a et du troisième plot 35c et du bouchon de protection 65 et qui est protégée par ce bouchon 65 et ces plots 35a, 35c est destinée à constituer cette zone active 41a (figures 1H, 2C et 3B, sur lesquelles le dispositif en cours de réalisation est 10 représenté respectivement selon une vue en coupe transversale, selon une vue de dessus et selon une autre vue en coupe transversale BB'). On effectue ensuite un retrait partiel du diélectrique 57 de grille dans la cavité 39, ce diélectrique 57 étant conservé dans la première région R1 de la cavité 39 située entre le premier plot 35a et le troisième plot 35c. Dans un cas où le diélectrique 57 15 de grille est à base de Hf02, ce retrait peut être réalisé par exemple à l'aide d'une gravure sèche isotrope (figure 11). Puis, on définit la zone active 41a du deuxième transistor de niveau supérieur N2 en modifiant ou en retirant des parties de la couche semi-conductrice 41 qui ne sont ni protégées par le bouchon de protection 65 ni par le premier plots 35a et le 20 troisième plot 35c. Les dimensions de la zone active 41a dépendent de celles du premier plot 35a, du troisième plot 35c et du bouchon 65 de protection. Comme cela est illustré sur la figure 4, on peut, selon un mode de réalisation, définir la zone active 41a par oxydation de parties 41b de la couche semiconductrice 41 qui ne sont pas situées en regard du bouchon de protection 65 et ne sont 25 ni protégées par le bouchon de protection 65 ni par les plots 35a, 35b. Dans ce cas, la présence de la couche de masquage 45 permet d'éviter une oxydation par la face supérieure de la couche semi-conductrice 41 et de protéger ainsi la zone active 41a. Dans ce cas, le bouchon de protection 65 forme un masque à oxydation On transforme ainsi les parties 41b de la couche semi-conductrice 41 30 non protégées en zones isolantes. La zone 41a restante située en regard du bouchon de 3037716 13 protection 65 ou des plots 35a, 35b n'est quant à elle pas oxydée et est apte à former la zone active 41a du transistor de niveau supérieur. Afin de limiter le budget thermique employé on peut en variante de cette étape d'oxydation, préférer définir la zone active par gravure.
5 Une telle variante de réalisation est illustrée sur la figure 1.J. La zone active 41a du deuxième transistor est ainsi délimitée en gravant des parties 41b de la couche semi-conductrice 41 qui ne sont pas situées en regard du bouchon de protection 65 et ne sont ni protégées par le bouchon de protection 65 ni par les plots 35a, 35c de contact respectivement de la zone de drain et de la zone de source du transistor T1 de 10 niveau inférieur. La zone 41a restante située en regard du bouchon de protection 65 ou protégée par les plots 35a, 35c est quant à elle conservée intacte et apte à former la zone active 41a du transistor de niveau supérieur. Pour cette variante, le bouchon de protection 65 forme un masque de gravure. Par exemple une gravure isotrope à l'aide de SF6 peut être effectuée lorsque le bouchon de protection 65 est prévu à base d'un 15 matériau diélectrique ou de polySiGe. On retire ensuite le matériau sacrificiel 61 de la région R1 située entre les plots 35a et 35c (figure 1K). Dans un cas où le matériau sacrificiel 61 est par exemple à base d'un oxyde nitruré, la gravure peut être réalisée par exemple à l'aide d'un plasma à base de tétrafluorure de carbone (CF4) ou d'octafluorobutane (C4F8), de trifluorométhane 20 (CHF3) et d'oxygène. Lorsque le matériau sacrificiel 61 est à base de polySiGe une gravure à l'aide de SF6 peut être mise en oeuvre. Puis, on peut effectuer un retrait d'une portion de l'enveloppe isolante 31 autour des plots 35a, 35b, 35c, 35d qui est située dans la cavité 39 et n'est pas protégée par le diélectrique 57 de grille. On dévoile ainsi la tige conductrice 33 au niveau 25 de portions des plots 35a, 35b, 35c, 35d situées dans la cavité 39 (figure 1L). Dans un cas par exemple où l'enveloppe isolante 31 est à base de nitrure de silicium ce retrait peut être réalisé par exemple à l'aide de CH3F. Lorsque l'enveloppe isolante 31 est à base de SiOCN on effectue le retrait par exemple à l'aide de CHF3 ou C2Fs, mélangé avec un gaz neutre tel que de l'Ar, ou du N2.
3037716 14 On dépose ensuite un matériau 58 de grille dans la cavité 39 (figures 1M, 2D et 3C). Le dépôt du matériau 58 de grille est réalisé de préférence de sorte à combler la région R1 entre le premier plot 35a et le troisième plot 35c, ainsi qu'une autre 5 région R3 située entre le deuxième plot 35b et la région R1. Le matériau 58 de grille peut être par exemple à base de polysilicium ou de WSix ou de TiN déposé par CVD. Une gravure isotrope du matériau de grille 58 est ensuite effectuée de sorte à conserver ce matériau 58 dans la région R1 située entre les plots 35a et 35c et en regard du premier transistor T1 (figures 1N, 2E et 3D).
10 De par l'espacement des plots et en particulier entre le deuxième plot 35b de connexion par rapport au premier plot 35a, et troisième plot 35c, on conserve du matériau 58 de grille dans l'autre région R3 de la cavité 39 qui est située entre le deuxième plot de connexion 35b et la région R1. De cette manière, on réalise dans la région R1 une grille pour le 15 deuxième transistor T2 entre les plots de connexion 35a et 35c, tandis que dans l'autre région R3 une zone de connexion 60 est formée entre la grille du deuxième transistor T2 et le deuxième plot de connexion 35b. On peut ensuite combler à nouveau la cavité 39 et former ensuite des régions semi-conductrices de source et de drain pour le transistor T2 du deuxième niveau 20 N2. Puis, des plots de contact pour ces régions de source et de drain sont réalisés. Le document US 7 756 995 B2 donne un exemple de réalisation de régions de source et de drain et de plots de contacts. La couche de masquage 45 est alors retirée. Une variante du procédé qui vient d'être décrit prévoit la mise en oeuvre 25 d'un plot qui se trouve en contact électrique avec la région de drain du transistor T1 ou avec la région de source de ce transistor T1 de niveau inférieur N1 doté d'une portion supérieure dite « factice » qui est en contact avec le deuxième transistor T2 mais configurée de sorte à empêcher une connexion électrique avec le transistor T2 de niveau supérieur N2. La portion supérieure « factice » sert alors uniquement à définir l'empreinte 30 de la zone active 41a.
3037716 15 La figure 5 illustre un exemple de réalisation d'une telle variante dans laquelle un plot 135c formé sur la région de source 6 du transistor comporte une portion inférieure 111c qui est conductrice et connectée à la région de source 6 et une portion supérieure 191c configurée de manière à réaliser une isolation entre la couche semi- 5 conductrice 41 et la portion inférieure 111c du plot conducteur 135c, elle-même connectée à la région de source 6 du transistor T1 de niveau inférieur N1. Dans cet exemple, la portion supérieure 191c est formée d'un matériau diélectrique ou comporte une zone de matériau diélectrique agencée de manière à isoler la couche semiconductrice de la région de source 6 du transistor Ti du premier niveau N1.
10 La portion inférieure 111c conductrice peut être dotée d'une première zone 112 en contact avec la source 6 du transistor T1 et qui s'étend dans une première direction, ici verticale et parallèle à celle des autres plots 35a, 35d et une deuxième zone 113 qui s'étend dans une deuxième direction, ici horizontale et parallèle à la couche semiconductrice 41. La première zone 112 et la deuxième zone 113 forment ainsi un coude ou 15 un L. Une telle variante d'agencement des plots peut servir notamment à la mise en oeuvre d'un inverseur. Un exemple de réalisation d'un tel inverseur INV est illustré sur les figures 6A-6B formé des transistors T1 et T2. Les transistors T1 et T2 superposés sont ainsi 20 agencés de sorte que la région de drain 5 du transistor T1 du premier niveau N1 est connectée à une région de drain 115 du transistor du deuxième niveau N2, par le biais du premier plot 35a. Les régions de source 6, 116 respectives du transistor T1 du premier niveau N1 et du transistor T2 du deuxième niveau N2, ne sont quant à elles pas connectées entre elles du fait de la configuration particulière du troisième plot 135c. Ce plot 135c 25 comporte une portion inférieure 131c connectée à la région de source 6 du premier transistor T1 et une portion supérieure 191c configurée de sorte à isoler la région de source 116 du transistor T2 de niveau supérieur N2 de la région de source 6 du transistor T1 de niveau inférieur N1. Pour réaliser un dispositif à transistors superposés dans lequel la zone 30 active d'un transistor de niveau supérieur est délimitée à l'aide de plots formés sur le 3037716 16 transistor de niveau inférieur tout en prévoyant au moins un plot muni d'une portion supérieure factice, le procédé de fabrication de ces plots peut être adapté. Un exemple d'un tel procédé de fabrication va à présent être décrit en liaison avec les figures 7A-7G.
5 Par souci de simplification, seule la réalisation d'un plot 135a destiné à être connecté aux deux transistors T1, T2 et d'un autre plot 135c doté d'une portion supérieure isolante disposée en regard du deuxième transistor T2 et dont la portion conductrice inférieure est connectée au premier transistor T1, est illustrée. On réalise tout d'abord dans une couche 23 isolante des portions 10 inférieures conductrices 111a, 111c de plots 135a, 135c disposés respectivement sur la région de drain et la région de source du transistor du premier niveau N1 (figure 7A). On dépose ensuite une couche, qui peut être la couche sacrificielle 25, et dans laquelle on forme un premier trou 127a de section transversale S1, et un deuxième trou 127c de section transversale S2, telle que S2 < Si. Par section transversale 15 des trous on entend une section parallèle au plan [0 ;x ;y] du repère orthogonal [0; x; y; z] donné sur la figure 7B. Les trous 127a, 127c dévoilent respectivement les portions inférieures conductrices 111a, 111c des plots 135a, 135c (figure 7B). On bouche ensuite le deuxième trou 127c. Pour cela, on effectue un dépôt conforme d'un matériau 128 de 20 remplissage, par exemple du polySiGe ou un matériau diélectrique tel qu'un oxyde de type TEOS de sorte à combler le deuxième trou 127c de plus faible section S2 (figure 7C). Puis, on effectue une gravure isotrope du matériau 128 de remplissage de sorte à le supprimer du premier trou 127a, ce matériau 128 étant conservé dans le deuxième trou 127c (figure 7D).
25 On forme ensuite une enveloppe à base de matériau diélectrique 131, par dépôt conforme sur les parois et le fond du premier trou 127a. Le matériau diélectrique 131 peut être par exemple du nitrure de silicium ou un oxyde de silicium nitruré. Puis, on retire par gravure anisotrope ce matériau 131 du fond du trou 127a. On remplit ensuite ce trou 127a par un matériau conducteur 133 tel que par exemple du 30 tungstène (figure 7E).
3037716 17 On vide ensuite le deuxième trou 127c par gravure du matériau 128 en utilisant un masque dur (non représenté). Puis, on élargit ce trou 127 par exemple par gravure isotrope. Cette gravure est réalisée selon un durée prévue de sorte à conférer au deuxième trou 127c une section égale ou sensiblement égale à celle S1 du premier trou 5 127a (figure 7F). Par « sensiblement égale » on entend ici qui diffère de moins de 4 nm. Puis on remplit à nouveau le deuxième trou 127c d'un matériau diélectrique 145. On obtient ainsi dans le deuxième trou 127c une portion supérieure 191c d'un plot 135c à base d'un matériau diélectrique 121 et de section égale ou 10 sensiblement égale à celle de la portion supérieure 191a du plot 135a formée dans le premier trou. Dans le premier trou 127a la portion supérieure 191a du plot 135a est quant à elle formée d'une tige de matériau conducteur 133 enrobée d'une couche isolante 131 (figure 7G). Un autre exemple de procédé de fabrication de plots avec au moins un 15 plot doté d'une portion supérieure factice est illustré sur les figures 8A-8G. On réalise tout d'abord dans la couche isolante 23 les portions inférieures conductrices 111a, 111c de plots 135a, 135c. On forme ensuite sur la couche isolante 23 une autre couche isolante 223 que l'on recouvre d'une couche 224 de masque dur, elle-même recouverte ensuite 20 d'une couche 225 de résine photosensible dans laquelle on forme un premier trou 227a et un deuxième trou 227c. Le premier trou 227a et le deuxième trou 227c ont respectivement une section S1 et une section S2, telles que S2 < Si. Le premier trou 227a et le deuxième trou 227c ont également respectivement une première profondeur et une deuxième 25 profondeur, la deuxième profondeur étant supérieure à la première profondeur et prévue de sorte que le fond du deuxième trou 227c dévoile la couche 224 de masque dur (figure 8A). Des trous 227a, 227c de profondeurs différentes peuvent être obtenus en exposant la résine à des rayonnement laser d'intensités différentes.
3037716 18 Ensuite on effectue une gravure isotrope du masque dur 224 dévoilé par le deuxième trou 227c, afin de prolonger le deuxième trou 227c dans le masque dur 224, et obtenir un deuxième trou 227c doté d'un fond 228 élargi et de section transversale supérieure à S2, la section du fond étant de préférence sensiblement égale à S1 5 (figure 8B). Cette gravure peut être réalisée par exemple à l'aide de CHF3 dans un cas où le masque dur 224 est en nitrure de silicium ou par exemple à l'aide de SF6 dans un cas où le masque dur 224 est en polysilicium ou polySiGe. Puis, on prolonge le premier trou 227a jusqu'au masque dur 224 (figure 10 8C). On réalise pour cela une gravure anisotrope de la couche de résine 225. Cette gravure peut être réalisée par exemple à l'aide de 02 afin de ne pas altérer le masque dur 224. Le retrait peut être réalisé sans faire appel à un masque. Dans ce cas, on retire dans le même temps une portion supérieure de la couche de résine 225. Préalablement à ce retrait l'épaisseur totale de la couche de résine 225 aura alors été prévue au départ 15 suffisante, pour qu'après prolongation du le premier trou 227a jusqu'au masque dur 224, il reste une épaisseur de résine 225. Puis, on effectue une gravure anisotrope de la couche isolante 223 (figure 8D). Cette gravure conduit à la formation d'un premier trou 237a de section transversale S1 traversant le masque dur 224 et la couche isolante 223 et d'un deuxième 20 trou 237b de section S2 dans la couche isolante 223. On retire ensuite la couche de résine 225 (figure 8E). Puis, on effectue une gravure anisotrope de la couche isolante 223 de sorte à former dans la couche isolante 223 une embouchure élargie et de section transversale S1 pour le deuxième trou 237b.
25 Puis, la couche de masque dur 224 est retirée (figure 8F). On forme ensuite dans les trous 237a, 237b une enveloppe à base de matériau diélectrique 231, par exemple un oxyde de silicium de type TeOs ou du nitrure de silicium par dépôt conforme dans le premier trou 227a et le deuxième trou 227c. Puis, on effectue une gravure anisotrope de ce matériau 231 et on remplit ensuite les trous 3037716 19 237a, 237b par un matériau conducteur 233 tel que par exemple du tungstène (figure 8G). De par la configuration du matériau diélectrique 231 et du matériau conducteur 233 dans le trou 237a, on forme pour le plot 135a une portion supérieure 5 191a comprenant une tige conductrice entourée d'une enveloppe isolante. Cette portion supérieure 191a vient en contact avec la portion conductrice inférieure 111a et permet d'établir une continuité électrique entre un élément qui se trouve en contact avec cette portion conductrice inférieure 111a et un autre élément en contact avec cette portion conductrice supérieure 191a.
10 Un agencement différent des matériaux diélectrique 231 et du matériau conducteur 233 dans le trou 237c permettent de réaliser une portion supérieure 191c de plot 135c configurée de sorte à isoler électriquement un élément qui se trouve en contact sur cette portion supérieure 191a et la portion conductrice inférieure 111c de ce plot 135c. Dans les exemples qui viennent d'être décrits les portions supérieures 191a, 191c 15 des plots 135a, 135c sont prévues avec des sections respectives égales de sorte à pouvoir ultérieurement définir une zone active 41a dépassant suffisamment de préférence symétrique de part et d'autre de la région de canal. Les exemples de procédé ont été décrits précédemment avec deux niveaux de transistors.
20 Un procédé suivant l'invention peut également s'appliquer à un empilement de plus de deux transistors. Ainsi, un procédé suivant l'invention peut s'appliquer à la mise en oeuvre d'une zone active d'un transistor d'un k+1-ième niveau (avec k>1) de transistors en se servant l'agencement de plots réalisés sur un transistor d'un k-ième niveau de transistors. 25

Claims (17)

  1. REVENDICATIONS1. Procédé de réalisation d'un circuit intégré doté d'au moins deux niveaux (N1, N2) de transistors (Ti, T2 ) superposés, comprenant des étapes consistant à : - réaliser une pluralité de plots (35a, 35b, 35c, 35d, 135a, 135c, 235a, 235c) dont au moins un premier plot (35a, 135a, 235a), un deuxième plot (35b), et un troisième plot (35c, 135c, 235c), respectivement sur une région de drain (5), une grille (8), et une région de source (6) d'un premier transistor (T1) d'un premier niveau (N1) de transistor(s), le premier plot, le deuxième plot et le troisième plot traversant une couche isolante (23) recouvrant le premier transistor et étant agencés de sorte que le premier plot (35a, 135a, 235a) est espacé du troisième plot (35c, 135c, 235c) d'au moins une distance d2, le deuxième plot (35b) étant espacé du premier plot (35a, 135a, 235a) et du troisième plot (35c, 135c, 235c) d'au moins une distance d1, avec d1 et d2 prévues de sorte que di. > dz, - former une couche semi-conductrice (41) apte à accueillir au moins un région de canal d'un deuxième transistor (T2) d'un deuxième niveau (N2) de transistor(s), la couche semi-conductrice étant disposée à une extrémité des plots à une hauteur h telle que h > d1, - former un bouchon (65) de protection dans une première région (R1) d'une cavité (39) réalisée entre la couche isolante (23) et la couche semi-conductrice (41), la première région (R1) étant située en regard du premier transistor (Ti.) entre le premier plot (35a, 135a, 235a) et le troisième plot (35c, 135c, 235c), la formation du bouchon de protection comprenant des étapes de dépôt conforme d'un matériau sacrificiel (61) dans une cavité (39) de hauteur h formée entre la couche semi-conductrice (41) et la couche isolante (23), puis retrait partiel du matériau sacrificiel (61) par gravure isotrope, de manière à conserver un bloc de matériau sacrificiel entre le premier plot (35a, 135a, 235a) et le troisième plot (35c, 135c, 235c) à l'issue de la gravure isotrope, une zone active (41a) du deuxième transistor étant apte à être définie en regard du premier plot du troisième plot et du bouchon de protection. 3037716 21
  2. 2. Procédé selon la revendication 1, comprenant en outre, après formation du bouchon de protection (65), au moins une étape de définition de la zone active (41a) du deuxième transistor (T2), cette définition comprenant une oxydation de zones de la couche semi-conductrice (41) qui ne sont ni protégées par le bouchon de 5 protection (65) ni par les plots (35a, 135a, 235a, 35c, 135c, 235c).
  3. 3. Procédé selon la revendication 1, comprenant en outre, après formation du bouchon de protection (65), au moins une étape de définition de la zone active (41a) du deuxième transistor (T2), dans lequel la définition de la zone active du 10 deuxième transistor comprend une gravure de zones de la couche semi-conductrice (41) qui ne sont ni protégées par le bouchon de protection (65) ni par les plots (35a, 135a, 235a, 35c, 135c, 235c).
  4. 4. Procédé selon l'une des revendications 1 à 3, dans lequel la 15 couche semi-conductrice (41) est formée sur une couche de support sacrificielle (25) d'épaisseur égale à h disposée sur la couche isolante (23), le procédé comprenant en outre préalablement à la formation du bouchon de protection (65) : - une étape de retrait de la couche sacrificielle de sorte à former la cavité (39). 20
  5. 5. Procédé selon l'une des revendication 1 à 4, dans lequel le bouchon de protection (65) est formé en outre d'une couche de diélectrique (57) de grille déposée préalablement au matériau sacrificiel (61), et dans lequel la formation du bouchon (65) de protection comprend en outre après dépôt du matériau sacrificiel et 25 gravure isotrope du matériau sacrificiel, le retrait partiel de la couche de diélectrique (57) de grille dans la cavité (39), la couche de diélectrique (57) de grille étant conservée dans la première région, le procédé comprenant en outre, après définition de la zone active (41a) des étapes de : - retrait du matériau sacrificiel (61) dans la première région (R1) puis, 3037716 22 - formation d'un matériau de grille dans la cavité (39) par dépôt conforme dans la cavité, - retrait partiel du matériau de grille dans la cavité, par gravure isotrope de sorte à conserver le matériau de grille dans la première région (R1). 5
  6. 6. Procédé selon la revendication 5, dans lequel un ou plusieurs plots sont formés d'une tige conductrice enrobée par une enveloppe isolante, le procédé comprenant en outre entre après le retrait du matériau sacrificiel (61) et préalablement à la formation d'un matériau de grille dans la cavité, une étape de retrait d'une portion 10 d'enveloppe isolante enrobant les plots de sorte à dévoiler une portion de tige conductrice.
  7. 7. Procédé selon l'une des revendications 5 ou 6, dans lequel le matériau de grille est formé de sorte à combler une autre région (R3) entre la première 15 région (R1) et le deuxième plot (35b), la gravure isotrope du matériau de grille étant réalisée de sorte à retirer partiellement le matériau de grille, le matériau de grille étant conservé dans cette autre région (R3).
  8. 8. Procédé selon l'une des revendications 1 à 7, dans lequel le 20 premier transistor comprend une région de canal formée dans une couche semi- conductrice superficielle d'un substrat et dans lequel parmi les plots réalisés un quatrième plot est disposé en contact avec cette couche semi-conductrice superficielle, le quatrième plot étant situé à au moins une distance d3 du premier plot, du deuxième plot, et du troisième plot, telle que d3 > d1. 25
  9. 9. Procédé selon l'une des revendications 1 à 8, dans lequel parmi le premier plot (35a, 135a, 235a), le deuxième plot (35b), et le troisième plot (35c, 135c, 235c), au moins un plot donné (135c) comporte une portion inférieure (111c) conductrice et connectée au premier transistor (T1), et au moins une portion supérieure (191c) à base 3037716 23 de matériau isolant et configurée de sorte réaliser une isolation entre la portion inférieure et le deuxième transistor (T2).
  10. 10. Procédé selon la revendication 9, dans le plot donné est le 5 troisième plot et est connectée à la région de source (6) du premier transistor (T1).
  11. 11. Procédé selon l'une des revendications 9 ou 10, dans lequel la portion conductrice inférieure (111c) est formée de zones conductrices (112,113) réalisant un coude. 10
  12. 12. Procédé selon l'une des revendications 9 à 11, dans lequel parmi le premier plot (35a, 135a, 235a), le deuxième plot (35b), et le troisième plot (35c, 135c, 235c), au moins un autre plot (135a) comporte une portion inférieure conductrice et connectée au premier transistor (T1), et une portion supérieure conductrice connectée à 15 la portion inférieure et au deuxième transistor (T2).
  13. 13. Procédé selon la revendication 11, dans lequel la formation du plot donné (135c) et de l'autre plot (135a) comprend des étapes de : - formation d'une couche (25) et dans cette couche d'un premier trou 20 (127a) et d'un deuxième trou (127c), le premier trou et le deuxième trou dévoilant respectivement une portion conductrice inférieure (111a) de l'autre plot et la portion conductrice inférieure (111c) du plot donné, le premier trou ayant une première section S1 transversale supérieure à une deuxième section S2 du deuxième trou, - remplissage du deuxième trou (127c) à l'aide d'un matériau (128) de 25 remplissage, - formation d'une tige conductrice (133) enrobée d'une enveloppe isolante (131) dans le premier trou (127a), - retrait du matériau (128) de remplissage dans le deuxième trou (127c), - formation d'un matériau isolant (145) dans le deuxième trou (127c). 30 3037716 24
  14. 14. Procédé selon la revendication 13, dans lequel après formation de la tige conductrice (133) et de l'enveloppe isolante (131) dans le premier trou (127a), et préalablement au retrait du matériau de remplissage dans le deuxième trou (127c), on élargi le deuxième trou (127c) de sorte que le deuxième trou (127c) ait une section 5 transversale égale ou sensiblement égale à la première section Si.
  15. 15. Procédé selon la revendication 12, dans lequel la formation du plot donné (135c) et de l'autre plot (135a) comprend des étapes de : - formation sur les portions conductrices inférieures respectives de 10 l'autre plot (135a) et du plot donné (135c) d'une couche isolante (223) et d'un premier trou (237a) et d'un deuxième trou (237b) dans cette couche isolante (223), le premier trou et le deuxième trou dévoilant respectivement la portion conductrice inférieure (111a) de l'autre plot et la portion conductrice inférieure (111c) du plot donné, le premier trou ayant une première section transversale S1, le deuxième trou (237c) étant formé 15 d'une partie (238) ayant une deuxième section transversale S2 < S1 débouchant sur une extrémité de section égale ou sensiblement égale à S1, - dépôt dans le premier trou (237a) et le deuxième trou (237c) d'un matériau isolant (231), - gravure du matériau isolant de sorte à dévoiler le fond du premier trou 20 tout en conservant une enveloppe isolante sur des parois latérales du premier trou et conserver une zone isolante au fond du deuxième trou, - dépôt d'un matériau conducteur (223).
  16. 16. Procédé selon l'une des revendications 1 à 15, dans lequel le 25 premier transistor (T1) et le deuxième transistor (T2) sont agencés de sorte à former un inverseur (INV).
  17. 17. Circuit intégré doté d'au moins deux niveaux (N1, N2 ) de transistors (ri., T2 ) superposés, comprenant : 30 - un premier transistor d'un premier niveau (N1), 3037716 25 - une pluralité de plots (35a, 35b, 35c, 35d, 135a, 135c, 235a, 235c) dont au moins un premier plot (35a, 135a, 235a), un deuxième plot (35b), et un troisième plot (35c, 135c, 235c), connectés respectivement à une région de drain (5), une grille (8), et une région de source (6) du premier transistor (T1), le premier plot, le deuxième plot et le 5 troisième plot traversant une couche isolante (23) recouvrant le premier transistor, - un deuxième transistor d'un deuxième niveau (N2) doté d'une zone active (41a) définie dans une couche semi-conductrice (41) disposée en regard du premier transistor à une extrémité du premier plot, du deuxième plot et du troisième plot, le transistor comportant une grille comprenant une première portion disposée entre 10 le premier plot et le troisième plot et une deuxième portion disposée entre la première portion et le troisième plot.
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