FR2879344A1 - Realisation d'un condensateur integre - Google Patents

Abstract

Un procédé de réalisation d'un condensateur intégré à un circuit électronique comprend la formation d'une tranchée (T) dans un substrat (100), au travers d'une portion conductrice (1) similaire à une grille de transistor MOS. Des couches alternativement conductrice (5), isolante (6) et conductrice (7) sont déposées à l'intérieur de la tranchée (T), pour former une armature inférieure, un diélectrique et une armature supérieure du condensateur. La portion conductrice (1) permet de connecter électriquement l'armature inférieure à d'autres composants électroniques du circuit, sans surcoût par rapport à la connexion de transistors du circuit.

Description

REALISATION D'UN CONDENSATEUR INTEGRE

La présente invention concerne un procédé de réalisation d'un condensateur intégré, ainsi qu'un circuit comprenant un condensateur ainsi réalisé.

Plusieurs méthodes permettent d'incorporer un condensateur dans un circuit électronique intégré. Elles peuvent être réparties en deux catégories, en fonction de la position du condensateur dans le circuit.

Les méthodes de la première catégorie aboutissent à un condensateur qui est situé dans l'un des niveaux d'interconnexions disposés au dessus du substrat qui porte le circuit intégré. Des condensateurs de type MIM, pour métal-isolant-métal, sont ainsi réalisés, pour lesquels les armatures sont parallèles à la surface du substrat. A cause de cette orientation, un tel condensateur MIM occupe une portion de surface projetée sur le substrat qui est importante. L'encombrement qui en résulte rend plus difficile la disposition de pistes métalliques et de vias au sein des couches d'interconnexions.

Corrélativement, la capacité d'un tel condensateur est limitée par la surface disponible au sein de la couche d'interconnexions. Des condensateurs dont les armatures sont perpendiculaires à la couche d'interconnexions ont aussi été réalisés, mais leurs dimensions et leur capacité sont limitées par l'épaisseur de la couche d'interconnexions, qui est de l'ordre de quelques micromètres.

Les méthodes de la seconde catégorie aboutissent à un condensateur situé à la surface du substrat, au même niveau que des transistors du circuit. Les condensateurs de type MIS, pour métal-isolant-semiconducteur, relèvent de cette catégorie, mais leur capacité est en général assez faible. Les condensateurs qui entrent dans la constitution de mémoires DRAM sont aussi situés à la surface du substrat. Ils sont disposés à l'intérieur de tranchées formées dans le substrat, et sont obtenus à partir de matériaux déposés successivement dans chaque tranchée. Leur faible capacité est adaptée à un fonctionnement à deux états, selon lesquels le condensateur est respectivement chargé ou déchargé. En outre, la réalisation d'une connexion électrique avec l'armature inférieure d'un tel condensateur de DRAM peut être difficile à réaliser. Elle est souvent obtenue par dopage d'une région du substrat qui est en contact avec l'armature inférieure du condensateur.

Le document US 6,787,836 décrit un procédé de réalisation d'un circuit intégré qui permet d'obtenir un condensateur dont l'une des armatures appartient au même niveau de métallisation que des grilles de transistors. Le condensateur est situé entre la surface du substrat et la première couche d'interconnexions. Etant donné que ses armatures sont parallèles à la surface du substrat, il provoque un encombrement important de celle-ci, et sa capacité est limitée en conséquence. En outre, le procédé qui est décrit dans ce document met en oeuvre trois masques:successifs. Il est donc particulièrement long, et un rendement de fabrication élevé est certainement difficile à atteindre.

Un but de la présente invention consiste à proposer un procédé de réalisation d'un condensateur intégré à un circuit électronique qui ne présente pas les inconvénients cités ci-dessus.

Pour cela, l'invention propose un procédé de réalisation d'un condensateur intégré qui comprend les étapes suivantes: a) former une portion d'un premier matériau conducteur au dessus d'une surface d'un substrat de circuit électronique intégré, ladite portion étant adaptée pour réaliser une première connexion électrique; b) former, sur le substrat, un masque ayant une ouverture située au moins en partie au dessus de la portion de premier matériau conducteur; c) former, par gravure directionnelle au travers de l'ouverture du masque, une tranchée s'étendant en profondeur dans le substrat en dessous de la surface du substrat; d) retirer le masque; e) former une couche d'un deuxième matériau conducteur sur des parois de la tranchée sensiblement perpendiculaires à la surface du substrat; f) déposer, sur la couche de deuxième matériau conducteur dans la tranchée, au moins une couche de matériau isolant puis une couche d'un troisième matériau conducteur; et g) réaliser une seconde connexion électrique reliant la couche de troisième matériau conducteur.

En outre, la portion de premier matériau conducteur est formée à l'étape a simultanément à au moins une autre portion destinée à constituer une grille de transistor MOS.

Dans un condensateur ainsi réalisé, les portions des couches de premier et deuxième matériaux conducteurs qui sont situées dans la tranchée constituent les deux armatures. La couche intermédiaire de matériau isolant constitue le diélectrique disposé dans l'espace inter- armatures.

Un tel condensateur est disposé dans une tranchée à l'intérieur du substrat d'un circuit électronique intégré. Il est donc réalisé lors de la première partie de la fabrication du circuit intégré, avant les couches d'interconnexions. Etant donné que moins d'impuretés sont présentes dans une ligne de fabrication de circuits intégrés au niveau de la partie amont de celle-ci, désignée couramment par front end en anglais, les matériaux qui constituent le condensateur présentent des caractéristiques électriques qui sont mieux contrôlées. En particulier, le ou les matériaux qui constituent le diélectrique du condensateur présentent des caractéristiques d'isolation électrique particulièrement bonnes. Parmi celles-ci, on peut citer des valeurs élevées de résistance de fuite et de tension de claquage. Ces bonnes caractéristiques procurent au circuit un niveau de fiabilité supérieur.

Par ailleurs, les armatures du condensateur sont orientées perpendiculairement à la surface du substrat. Le condensateur n'occupe donc qu'une faible portion de cette surface, même lorsque les armatures sont de grandes dimensions pour obtenir une capacité élevée du condensateur. Du fait de cette orientation perpendiculaire à la surface du substrat, le substrat peut être de taille réduite, pour un circuit qui comprend un condensateur de même capacité. Le prix du circuit est alors réduit en conséquence.

Un autre avantage d'un condensateur réalisé selon l'invention résulte de la disposition du volume de premier matériau conducteur à la surface du substrat. Ce volume est en contact électrique avec l'armature inférieure du condensateur, et permet de connecter facilement celle-ci à d'autres -4-composants électroniques du circuit intégré.

Enfin, la portion de premier matériau conducteur est formée en même temps qu'au moins une grille d'un transistor MOS du circuit. Autrement dit, la portion de premier matériau conducteur appartient au niveau de grilles du circuit intégré. La connexion de l'armature inférieure du condensateur à d'autres composants du circuit et les connexions de grilles des transistors MOS que comporte le circuit sont donc réalisées simultanément. Des étapes spécifiques pour connecter l'armature inférieure du condensateur sont ainsi évitées. Il en résulte une réduction du nombre total d'étapes nécessaires pour fabriquer le circuit. Le coût de celui-ci est donc encore réduit.

L'invention propose aussi un circuit électronique intégré qui comprend un condensateur réalisé selon un procédé tel que décrit précédemment.

D'autres particularités et avantages de la présente invention apparaîtront dans la description ci-après d'un exemple de mise en oeuvre non limitatif, en référence aux figures 1 à 5 annexées qui illustrent différentes étapes d'un procédé selon l'invention.

Dans ces figures, pour raison de clarté, les dimensions des différents éléments représentés ne sont pas en proportion avec leurs dimensions réelles. Ces figures sont des vues en coupe d'un substrat sensiblement plan, considérées dans un plan perpendiculaire à la surface du substrat. Le substrat est placé dans la partie inférieure de chaque figure, et D désigne une direction perpendiculaire à la surface du substrat, orientée vers le haut des figures. Dans la suite, les termes sur , sous , inférieur et supérieur sont utilisés en référence avec cette orientation. Par ailleurs, sur toutes les figures, des références identiques correspondent à des éléments identiques.

Dans ce qui suit, les étapes élémentaires du procédé de fabrication d'un circuit électronique intégré qui sont connues de l'Homme du métier ne sont pas reprises en détail. On s'attache seulement à décrire une succession d'étapes élémentaires qui permet de réaliser un condensateur selon l'invention.

La figure 1 représente un circuit intégré en cours de fabrication. Des étapes de fabrication ont déjà été exécutées, pour réaliser des transistors MOS ( Metal-Oxide-Semiconductor ) à la surface S d'un substrat 100 du circuit. Le substrat 100 est en silicium, par exemple. Les éléments suivants ont ainsi déjà été réalisés, pour chaque transistor MOS: une couche d'isolation de grille, une portion d'un premier matériau conducteur destinée à constituer la grille du transistor et un espaceur qui entoure la grille parallèlement à la surface S. La couche d'isolation de grille peut être en silice (SiO2), par exemple. La grille peut être en polysilicium et l'espaceur peut être en nitrure de silicium (Si3N4). L'espaceur peut aussi être formé à partir d'un empilement de plusieurs couches isolantes électriquement. De tels éléments sont simultanément formés sur la surface S aux emplacements des transistors MOS du circuit final, ainsi qu'aux emplacements de condensateurs réalisés selon l'invention.

Dans le cas d'un transistor MOS, le substrat 100 est dopé de façon à obtenir une conduction électrique appropriée dans la zone du substrat 100 située sous la grille, et destinée à former le canal. Des étapes supplémentaires de dopage des zones de drain et de source sont aussi effectuées après la réalisation de l'espaceur. Ces étapes de dopage sont sélectivement exécutées aux emplacements sur le substrat 100 qui correspondent à des transistors du circuit final, et ne sont pas exécutées aux emplacements qui correspondent à des condensateurs. Ainsi, le substrat 100 n'est pas conducteur électriquement aux emplacements destinés à la réalisation de condensateurs selon l'invention.

Sur la figure 1, les références 1, 2 et 3 indiquent respectivement une portion de polysilicium, une couche intermédiaire et un espaceur, réalisés respectivement comme une grille de transistor MOS, une couche d'isolation de grille et un espaceur de transistor MOS. La portion 1 peut présenter un prolongement (non représenté) disposé parallèlement à la surface S, destiné à connecter électriquement la portion 1 à un autre composant électronique du circuit.

Une couche 4, par exemple en silice, peut être formée sur l'ensemble du circuit, en utilisant par exemple un procédé de dépôt chimique en phase vapeur assisté par plasma ( plasma-enhanced CVD ). La couche 4 recouvre la portion 1, l'espaceur 3 et le substrat 100. Des conditions de dépôt sont adoptées, selon lesquelles la couche 4 est obtenue avec une densité élevée. Eventuellement, le circuit peut être chauffé pour augmenter la densité de la couche 4. Il est précisé que la couche 4 n'est pas indispensable pour la mise en oeuvre de l'invention, mais elle permet d'obtenir un condensateur dont la forme et les dimensions sont mieux contrôlées. En outre, elle assure une protection des autres composants du circuit pendant les étapes de procédé qui sont dédiées spécifiquement à la réalisation d'un condensateur.

Un masque de résine M est alors formé sur le circuit par photolithographie. Il présente une ouverture O située au dessus de la portion 2.

On effectue une gravure directionnelle du circuit, par bombardement avec un flux de particules F1 dirigé parallèlement à la direction D, en sens opposé à celle-ci. Le flux F1 est arrêté par le masque M en dehors de l'ouverture O. La couche 4, la portion 1, la couche 2 et le substrat 100 sont successivement gravés à travers l'ouverture O (figure 2). La nature des particules du flux F1 peut éventuellement être adaptée pendant cette gravure, en fonction de la nature chimique du matériau dans lequel progresse le front de gravure à un instant donné. Une tranchée T est ainsi formée au travers de la couche 4, de la portion 1 et de la couche 2, et qui s'étend en profondeur dans le substrat 100 parallèlement à la direction D. La couche 4 qui supporte le masque M procure un renforcement de celui-ci au niveau des bords de la tranchée T, de sorte que les bords du masque M ne subissent qu'une déformation limitée sous l'effet du flux IF1. La largeur w de la tranchée T est ainsi déterminée avec précision par l'ouverture O du masque M. Cette largeur w est suffisamment grande pour que des dépôts conformes puissent être effectués ultérieurement à l'intérieur de la tranchée T, sans fermer prématurément la tranchée T dans une partie de celle-ci située à proximité de la surface S. La profondeur p de la tranchée T peut être supérieure à 30 pm (micromètres). Elle peut être de 100 pm par exemple. En outre, la tranchée T peut avoir une longueur quelconque selon la direction perpendiculaire au plan des figures.

Le masque M est ensuite retiré, par exemple par dissolution, puis une couche d'un second matériau conducteur électrique 5 est déposée sur le circuit. Le procédé et les paramètres utilisés pour le dépôt de la couche 5 sont choisis de façon à obtenir une couche 5 conforme, c'est-à- dire qui présente une épaisseur sensiblement constante sur tout le circuit et à l'intérieur de la tranchée T (figure 3). Notamment, une faible pression de dépôt est adoptée, de sorte que les composants gazeux précurseurs du second matériau conducteur pénètrent jusqu'au fond de la tranchée T. La couche 5 peut être à base de polysilicium, par exemple. Son épaisseur peut être de l'ordre de 100 nanomètres. En pratique, lorsque la profondeur p de la tranchée T est importante, l'épaisseur de la couche 5 tendrait, selon le procédé de dépôt, à être plus faible au fond de la tranchée T qu'à proximité de la surface S. Le dépôt de la couche 5 est alors prolongé jusqu'à ce que la couche formée recouvre de façon continue les parois de la tranchée T jusqu'au fond de celle-ci. L'un des procédés de dépôt chimique en phase vapeur (CVD) et de dépôt par couches atomiques successives (ALD pour Atomic Layer Deposition en anglais) peut être alternativement utilisé pour réaliser la couche 5.

Une gravure directionnelle est alors réalisée, de façon à éliminer la couche 5 dans au moins une zone du substrat 100 en dehors de la tranchée T (figure 4). Pour cette gravure, un flux F2 de particules est mis en oeuvre, qui est encore dirigé contre la surface du circuit parallèlement à la direction D, en sens opposé à celle-ci. Avantageusement, aucun masque n'est utilisé pour cette gravure, de sorte que la couche 5 est retirée à tous les endroits du circuit auxquels la couche 5 est orientée perpendiculairement à la direction D. En particulier, la portion de la couche 5 qui est située au fond de la tranchée T et orientée parallèlement à la surface S est retirée partiellement ou complètement. Il en est de même de la portion de la couche 5 qui est située sur le circuit autour de la portion 1, à l'extérieur de l'espaceur 3. En dehors de la tranchée T, la couche 4 évite que les particules du flux F2 ne détériorent d'autres composants du circuit déjà partiellement réalisés sur la surface S. Pour cette raison, elle est appelée couche d'arrêt.

On dépose alors successivement, sur le circuit et dans la tranchée T, une couche de matériau isolant 6 et une couche 7 d'un troisième matériau conducteur (figure 5). De préférence, les couches 6 et 7 sont conformes. Elles s'étendent alors jusqu'au fond de la tranchée T, permettant ainsi d'obtenir une capacité élevée du condensateur, qui est définie par les dimensions de la tranchée T et l'épaisseur moyenne de la couche 6. Les couches 6 et 7 recouvrent aussi le circuit à l'extérieur de la tranchée T. En outre, la couche 7 peut combler la tranchée T, de sorte que la surface du circuit ne présente pas de cavité à l'emplacement du condensateur. La réalisation ultérieure de niveaux d'interconnexions disposés au dessus du substrat 100 est alors facilitée.

La couche 7 peut être en polysilicium. Elle est isolée électriquement de la couche 5 par la couche 6.

Eventuellement, la couche 6 peut être composée de trois couches élémentaires 6a, 6b et 6c déposées successivement. La couche 6a peut être en silice, afin de présenter un bon pouvoir de recouvrement de la couche 5 à l'intérieur de la tranchée T. Le choix du matériau de silice pour la couche 6c permet une bonne adhésion de la couche 7. Le matériau de la couche intermédiaire 6b peut être un diélectrique sélectionné pour présenter une permittivité diélectrique élevée. Ce peut être, notamment, de l'oxyde d'hafnium (HfO2). Les épaisseurs moyennes des couches 6a-6c peuvent être, à titre d'exemple, 20 nm (nanomètres), 50 nm, et 20 nm, respectivement. A titre d'exemples alternatifs, les matériaux suivants peuvent aussi être intégrés dans une telle couche 6 composite: le nitrure de silicium (Si3N4), l'alumine (AI2O3), le nitrure d'aluminium (AIN), l'oxyde de tantale (Ta2O5), et des matériaux de type oxynitrure.

Le condensateur est alors terminé. Il peut présenter, notamment, une capacité supérieure à 30 nF/mm2 (nanofarads par millimètre-carré de surface S de substrat 100 occupée par le condensateur). Cette capacité est déterminée par les dimensions de la tranchée T, la nature et l'épaisseur de la couche 6.

Dans la tranchée T, les couches 5 et 7 forment respectivement l'armature inférieure et l'armature supérieure du condensateur. L'armature 5 est directement en contact avec la portion 1 qui constitue une connexion électrique du condensateur à d'autres composants du circuit.

Dans le procédé qui a été décrit, la connexion électrique de l'armature inférieure du condensateur n'a pas nécessité d'étapes supplémentaires spécifiquement dédiées à l'élaboration d'une telle connexion. En effet, cette connexion est directement réalisée en même temps que les connexions électriques des grilles des transistors MOS du circuit, et appartient au même niveau de circuit que celles-ci.

Une borne 8 de connexion électrique de l'armature supérieure du condensateur peut ensuite être formée sur la couche 7. De préférence, la borne 8 est située dans une zone du substrat 100 qui est dépourvue de matériau de la couche 5. De cette façon, le risque de créer involontairement un chemin de court-circuit électrique entre les deux armatures du condensateur lors de la formation de la borne 8 est réduit. Dans le procédé qui a été décrit, la borne 8 peut être située à n'importe quel endroit de la surface du circuit en dehors de la zone du substrat 100 qui correspond à la tranchée T. En effet, la couche 5 a été entièrement retirée en dehors de la tranchée T et la couche 7 recouvre le circuit de façon continue.

Parmi les avantages d'un procédé de réalisation d'un condensateur tel que décrit ci-dessus, on peut citer ou rappeler les suivants: un unique masque de gravure supplémentaire est seulement nécessaire, par rapport à ceux mis en oeuvre pour la réalisation des transistors MOS du circuit. En effet, les couches 5-7 sont réalisées sous forme de dépôts pleine plaque , c'est-à-dire qui recouvrent l'ensemble du circuit. La gravure de la couche 5 est aussi effectuée sans utiliser de masque. Pour une intégration complète, un second masque sera cependant nécessaire pour graver le matériau de l'armature supérieure du condensateur; - aucune étape de polissage de type CMP (pour Chemical-Mechanical Polishing en anglais) n'est nécessaire; et - les étapes de procédé ajoutées par rapport à la réalisation de transistors MOS sont simples et bien maîtrisées à ce jour.

Un tel procédé est donc à la fois court et simple. Des rendements de production élevés sont donc aisément atteints.

Pour certains circuits électroniques, le substrat 100 peut comporter une couche supérieure conductrice de silicium épitaxique 101 (figure 5). Une telle couche s'étend jusqu'à une profondeur L en dessous de la surface S. Elle est limitée soit par une couche isolante 102 dans le cas de la technologie SOI (pour Silicon On Isolator ), soit par une décroissance de la concentration de dopage du substrat à la profondeur L. Dans ce cas, le procédé peut comprendre en outre une étape consistant à former, au sein du substrat 100, un volume d'isolation électrique 10 qui entoure le condensateur parallèlement à la surface S. Un tel volume d'isolation électrique peut être de l'un des types LOCOS (pour Local Oxidation of Silicon ) ou STI (pour Shallow Trench Isolator ), bien connus. Lorsque le volume 10 pénètre dans le substrat 100 jusqu'à une profondeur supérieure à L, il évite la formation d'un chemin de court- circuit électrique dans le substrat 100, entre l'armature inférieure du condensateur et d'autres composants électroniques du circuit situés à l'extérieur du volume 10.

Enfin, il est précisé que certains éléments du condensateur qui ont été décrits ci-dessus ne sont pas nécessaires à la réalisation de l'invention. II en est ainsi, notamment, de la couche intermédiaire 2 et de l'espaceur 3, qui sont réalisés sans coût supplémentaire à l'emplacement du condensateur lors de la réalisation des transistors MOS du circuit.

Claims (10)

REVENDICATIONS

1. Procédé de réalisation d'un condensateur intégré comprenant les étapes suivantes: a) former une portion d'un premier matériau conducteur (1) au dessus d'une surface (S) d'un substrat de circuit électronique intégré (100), ladite portion étant adaptée pour réaliser une première connexion électrique; b) former, sur le substrat (100), un masque (M) ayant une ouverture (0) située au moins en partie au dessus de la portion de premier matériau 10 conducteur (1) ; c) former, par gravure directionnelle au travers de l'ouverture du masque (0), une tranchée (T) s'étendant en profondeur dans le substrat (100) en dessous de la surface du substrat (S) ; d) retirer le masque (M) ; e) former une couche d'un deuxième matériau conducteur (5) sur des parois de la tranchée (T) sensiblement perpendiculaires à la surface du substrat (S) ; f) déposer, sur la couche de deuxième matériau conducteur (5) dans la tranchée (T), au moins une couche de matériau isolant (6) puis une 20 couche d'un troisième matériau conducteur (7) ; et g) réaliser une seconde connexion électrique (8) reliant la couche de troisième matériau conducteur (7) dans lequel la portion de premier matériau conducteur (1) est formée à l'étape a simultanément à au moins une autre portion destinée à constituer une grille 25 de transistor MOS.

2. Procédé selon la revendication 1, suivant lequel l'étape e comprend les sous-étapes suivantes: el) déposer une couche conforme de deuxième matériau conducteur (5) sur le substrat (100) et à l'intérieur de la tranchée (T) ; et e2) réaliser une gravure directionnelle de façon à éliminer la couche de deuxième matériau conducteur (5) dans au moins une zone du substrat 5 en dehors de la tranchée.

3. Procédé selon la revendication 2, suivant lequel la seconde connexion électrique (8) est réalisée dans la zone du substrat dépourvue de couche de deuxième matériau conducteur.

4. Procédé selon l'une quelconque des revendications précédentes, suivant lequel les couches respectives de matériau isolant (6) et de troisième matériau conducteur (7) sont conformes.

5. Procédé selon l'une quelconque des revendications précédentes, comprenant en outre, entre les étapes a et b, une étape supplémentaire consistant à recouvrir la portion de premier matériau conducteur (1) et le substrat (100) d'une couche d'arrêt (4).

6. Procédé selon l'une quelconque des revendications précédentes, suivant lequel le deuxième matériau conducteur (5) est à base de polysilicium.

7. Procédé selon l'une quelconque des revendications précédentes, comprenant en outre une étape consistant à former, au sein du substrat (100), un volume d'isolation électrique (10) entourant le condensateur parallèlement à la surface du substrat (S).

8. Procédé selon l'une quelconque des revendications précédentes, suivant lequel la tranchée (T) présente une profondeur (p) supérieure à 30 micromètres.

9. Procédé selon l'une quelconque des revendications précédentes, suivant lequel le condensateur présente une capacité supérieure à 30 nanofarads par millimètre-carré de surface de substrat (100) occupée par ledit condensateur.

10. Circuit électronique intégré comprenant un condensateur réalisé selon l'une quelconque des revendications précédentes.