KR100581269B1 - 래치 업 방지 인덕터를 포함하는 집적 회로 및, 그 제조 방법 - Google Patents

래치 업 방지 인덕터를 포함하는 집적 회로 및, 그 제조 방법 Download PDF

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Abstract

본 발명은 고주파 애플리케이션을 위한 집적 회로에 관한 것으로서, 집적 회로는 고 비저항 기판(31), 능동 소자(37, 41) 및, 상기 기판 상부에 인덕터(45)를 포함하여, 능동 소자와 인덕터는 대체로 측으로 분리되어 배치된다. 본 발명에 따라서, 저 비저항 층은 능동 소자 하부에서, 인덕터와 횡으로 분리되어 구성된다. 또한, 본 발명은 상기 반도체 디바이스 제조 방법에 관한 것으로서, 이 제조 단계는 특히 공지된 공정에 2개의 새로운 공정 단계, 마스킹 단계 및, 도핑 단계를 각각 추가하는 단계를 포함한다.
고주파용 집적 회로, 래치 업, 인덕터, 도핑, 마스킹

Description

래치 업 방지 인덕터를 포함하는 집적 회로 및, 그 제조 방법{INTEGRATED CIRCUIT COMPRISING AN INDUCTOR WHICH PREVENTS LATCH-UP AND A METHOD FOR ITS MANUFACTURE}
본 발명은 기판, 능동 소자 및, 인턱터를 포함하는 고주파용 집적 회로 및, 그런 집적 회로 방법에 관한 것이다.
집적 회로의 인덕터, 예를 들면 코일은 집적 회로와 분리되어 제조되거나, 또는 기판 상에서 함께 제조될 수 있다. 후자의 경우, 보통 인덕터는, 집적 회로에 포함된 소자를 접속시키는데 이용되는 상부 금속 층의 일부에서 코일을 패턴닝하므로서 제조된다.
이런 코일의 양호도는, 기판에 유도된 와전류로 인한 기판에서의 손실(loss)에 의해 상당히 제한된다.
와전류는 인덕터 하부에 있는 기판을 국소적으로 제거하므로서 감소될 수 있지만, 복잡한 공정 기술을 수반하며, WO 9,417,558 및, US 5,773,870에서 알 수 있다.
전자의 공보에는 인덕터 부근의 윈도가 에칭되고, 인덕터 하부에 있는 기판이 에칭되는 것이 기술된다. 공정의 기술적 복잡도 외에도, 이런 방법의 단점은 에 칭을 제어하기 어려워 수득 레벨이 낮으며, 윈도가 상당한 기판 용적(volume)을 차지한다는 것이다.
미국 특허에는 (기판의 후부에서 에칭하므로서 획득된 인덕터 하부에 공동부를 가진) 멤브레인 형 인덕터를 포함하는 집적 회로가 기술된다. 인덕터는 상대적으로 큰 공간을 차지하고, 또 이런 경우 회로는, 멤브레인의 두께가 단지 몇 마이크로미터 정도 밖에 안되기 때문에 매우 쉽게 손상된다.
다른 해결 방안은, 고 비저항의 실리콘 기판 상부에 증착된 SOI(실리콘 절연막) 층의 부품을 산화시키므로서 형성된 절연 산화물 층에 인덕터를 제공하는 단계를 포함하는데, 여기서 반도체 부품은 잔여 SOI 층에 배치되며, 이는 일본 특허 공보 JP 09,270,515 에서 알 수 있다. 이런 구조의 단점은 고가이며, SOI 층을 증착하기가 복잡하여 상대적으로 저 품질의 소자를 발생시킨다는 것이다. 게다가, 절연 층은 사실상 기판으로/에서부터의 모든 열 전달을 막는다.
기판 손실을 최소화 할 수 있는 또 다른 해결 방안은 간단히 언더라잉(underlying) 기판의 비저항을 높이는 것이며, 이는 미국 특허 US 5,559,349 에서 알 수 있다. 그러나, 이런 해결 방안은, 특히, 대규모 밀도의 회로(packed circuit)에서, 소위 래치-업이라는 문제를 발생시키는데, 이는 기생 사이리스터(thyristor)가 스위치 온되어, 회로를 바람직하지 않은 상태로 고정(lock)시키는 것을 의미한다.
현재, 고 품질의 폐쇄-팩 집적 회로에 대해서, 상당히 높은 양호도, 즉 저 손실로 반도체 기판 상에 집적된 인덕터를 획득하기 위한 공지된 기술은 없다.
본 발명의 목적은, 기판, 능동 소자 및 인덕터를 포함하는 집적 회로로서, 공지된 기술과 비교해서 개선된 성능을 나타내는 집적 회로를 제공하는 것이다.
이에 관련하여 본 발명의 주 목적은, 능동 소자가 기판에 저 손실을 나타내며, 회로 디바이스가 소위 래치-업에 의해 고정되는 경향이 상당히 적거나, 전혀 없는 상기 반도체 디바이스를 제공하는 것이다.
본 발명의 또 다른 목적은, 전술된 종류의 견고(robust)하고, 저렴하며 신뢰할 만한 집적 회로를 제공하는 것이다.
그 외에 본 발명의 또 다른 목적은, 상기 집적 회로를 제조하기 위한 하나 이상의 방법을 제공하는 것이다.
이러한 점에서, 본 발명의 주 목적은 VLSI(초대규모 집적 회로) 생산처럼 통상적인 대량 생산(volume production)에 적합한 간단하며 저렴한 집적 회로 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 이하의 설명에서 알 수 있다.
본 발명의 제 1 양태에 따르면, 이런 목적은 고 비저항 반도체 기판, 상기 기판 내의 능동 소자 및, 상기 기판 상부의 인덕터를 포함하는 고주파용 집적 회로에 의해 획득되는데, 능동 소자 및 인덕터는 대체로 측면(lateral dimension)으로 분리되어 배치되고, 저 비저항 층은 능동 소자 하부에 배치되며 인덕터와 측면으로 분리된다.
저 기판 손실을 나타내는 인덕터를 획득하기 위하여 고 비저항 기판은 바람 직하게 고 비저항이고, 저 비저항 층은 바람직하게 충분히 저 비저항이어서, 회로 디바이스에 래치 업이 방지된다.
집적 회로의 인덕터는 일부에서, 바람직하게 상부 금속 층, 특히, 상기 집적 회로에 전기 접속하는데 이용되는 층에서 코일로서 설계될 수 있다.
본 발명의 제 2 양태에 따르면, 고 비저항 반도체 재료로 된 기판, 그 위에 상기 반도체 재료로 된 층, 상기 층 내의 능동 소자 및, 상기 층 상부에 인덕터를 포함하는, 바람직하게 고주파용인 집적 회로가 제공되는데, 능동 소자 및 인덕터는 주로 측면으로 분리되어 배치되고, 상기 능동 소자 하부에에, 인덕터와 측으로 분리된 저 비저항 층이 제공된다.
본 발명의 제 3 양태에 따르면, 바람직하게 고주파용인 집적 회로의 제조 방법이 제공되는데, 이 방법은,
- 고 비저항 반도체 재료로 된 기판을 제공하는 단계,
- 상기 기판에 능동 소자를 형성하는 단계,
- 상기 기판 상부에, 상기 인덕터와 대체로 측 방향으로 분리된 인덕터를 형성하는 단계 및,
- 상기 능동 소자 하부에, 인덕터와 측 방향으로 분리된 층을 형성하는 단계를 포함한다.
본 발명의 제 4 양태에 따르면, 바람직하게 고주파 애플리캐이션 용인 집적 회로 제조 방법이 제공되는데, 이 방법은
- 고 비저항 반도체 재료로 된 기판을 제공하는 단계,
- 그 위에 동일한 반도체 재료로 된 층을 형성하는 단계,
- 상기 층에 능동 소자를 형성하는 단계,
- 상기 층 상부에, 상기 능동 소자와 주로 측 방향으로 분리된 인덕터를 형성하는 단계,
- 상기 능동 소자 하부에, 인덕터와 측 방향으로 분리된 저 비저항 층을 형성하는 단계를 포함한다.
본 발명의 이점은, 저 손실 인덕터를 포함하는, 즉, 소위 Q 인자라고 하는 양호도가 높은 소형(compact) 반도체 디바이스가 획득된다는 것이다.
본 발명의 또 다른 이점은 이하의 설명에서 알 수 있다,
본 발명은, 본 발명을 단지 설명하기 위해 도시된 첨부된 도면을 참조로 이하에 더욱 상세하게 기술되며, 켤코 동일한 것으로 제한되지는 않는다.
도 1은, 기판, 회로 디바이스 및 인덕터를 포함하는 공지된 반도체 디바이스의 횡단면도를 도시하는데, 여기에서 기판은 저 비저항이다.
도 2는, 기판, 회로 디바이스 및 인덕터를 포함하는 또 다른 공지된 반도체 디바이스의 횡단면도를 도시하는데, 여기에서 기판은 고 비저항이다.
도 3은, 본 발명의 한 실시예에 따른 반도체 디바이스의 횡단면도를 도시한다.
도 1을 참조로, 종래의 공지된 반도체 디바이스는 p++ 로 도핑된 저 비저항 실리콘 기판(11)을 포함하고, 그 상부에 p-로 도핑된 고 비저항의 에피택셜 층(13)이 증착된다. 다수의 소자를 포함하는 회로 디바이스(집적 회로)의 부품인, 도면에 도시된 2개의 npn형 트랜지스터(15, 19)가 에피택셜 층(13)에 제조된다. 능동 소자 상부에는, 전기 접속용 금속 층을 포함하는 다수의 층이 존재할 수 있는데, 이는 도면에는 상대적으로 두꺼운 하나의 층(21)으로 표시된다. 인덕터(23)는 제조된 회로에서 하나 이상의 금속 층에 포함된다. 그러므로, 인덕터는 집적 회로와 함께 칩 상에 제조될 수 있다.
이런 설계의 문제점은, 인덕터(23)의 양호도가 손실로 인해 기판(11)에서 상당히 제한된다는 것이다. 이러한 손실은, 도 1에서 25로 표시된, 상기 기판에 유도되는 와전류에 의해 발생한다.
도 2를 참조하면 이미 공지된 또 다른 반도체 디바이스가 기술된다. 도 1에서 이용된 동일한 참조 번호가 이 도면에서도 이용되어 동일한 층, 회로, 소자 또는 대응하는 것을 표시한다. 그러므로, 반도체 디바이스는 p-로 도핑된 고 비저항 기판(12)을 포함하는데, 다수의 소자를 포함하는 회로 디바이스의 기판 부품이 제조되는데, 기판 부품인 2개의 npn형 트랜지스터(15, 19)가 도시된다. 그 상부에 있는 정의되지 않은 층은 상기에 21로 표시하였다. 회로 디바이스에 접속되는 인덕터(23)는 하나 이상의 금속 층에 제조된다.
이런 설계를 이용하면, 기판에서의 손실이 회피된다. 그러나, 소위 래치-업 의 위험이 증가되고, 이는 의사 사이리스터가 스위치 온되어, 회로가 바람직하지 않은 상채로 고정된다는 것을 의미하는데, 도 2에 27로 표시된 도금된 회로 구조를 볼 수 있다. 특히, 이러한 것은 대형 폐쇄-팩 회로인 경우이다.
본 발명은, 래치 업에 대한 보존 면역성(observing immunity)을 관측하면서 기판에서의 손실 문제점을 해결하는 것을 목적으로 한다. 이런 것을 달성하기 위한 공지된 기술은, 복잡한 공정 단계를 포함하는데, 이것은 집적 회로의 대량 생산에 적절하지 않으며, 이하의 관련 기술에서 알 수 있다.
간단히 말해, 제시된 해결 방안은, 고 비저항 기판이 이용되어, 그 위의 저 비저항 층이, 래치 업에 의해 고정되는 경향이 있는 능동 소자 및, 인덕터가 정의되는 영역의 하부에 국부적으로 존재하는 고 비저항 층의 하부에서 국부적으로 획득된다는 것이다. 그 후, 저 비저항 층은 적절한 방식으로 접촉된다.
반도체 디바이스의 본 실시예가 도 3에 도시된다. p-로 도핑된 고 비저항 기판(31), 특히 실리콘 기판 상부에, 반도체 디바이스의 계획된 능동 소자 및 인덕터에 따른 개방부를 가진 (도시되지 않은) 마스크가 위치한다. 바람직하게, 마스크의 개방부를 통한 도핑은 바람직하게 이온 주입법에 의해 획득되는데, 이에 의해 p- -로 도핑된 저 비저항의 국소 영역(33)이 형성된다.
대안적으로, 영역(33)이 기판 웨이퍼의 부품에 구성되도록 하는 대신, 결정형(crystalline), 바람직하게 고 비저항 에피택셜 층이 기판 웨이퍼 상에 증착될 수 있어, 이 층에서 영역(33)이 형성된다.
획득된 구조 위에, 고 비저항 결정형 층(35)이 증착되는데, 이 층에서 저 비저항 국소 층 상에 주로 직선으로 집적 회로 디바이스가 형성된다. 바람직하게, 층(35)은 에피택셜하게 증착되지만, 결정형 층은 또 다른 방식, 예를 들면 본딩(bonding)함으로서 증착될 수 있다.
또 다른 대안으로서, 저 비저항 층(33)은, 예를 들어, 이온 주입법에 의해 기판 내부에 형성될 수 있다. 적절한 이온 주입 에너지를 선택함으로서, 층은 적절한 심층에서 형성될 수 있어, 유익하게도 회로 디바이스는 기판에 직접 제조된다.
회로 디바이스의 부품, 즉, 2개의 트랜지스터(37, 41)가 도 3에 도시된다. 이러한 능동 소자 상부에 다수의 정의되지 않은 층이 증착될 수 있으며, 이는 도면에서 43으로 표시된다.
칩의 임의의 또는 일부 층, 바람직하게 상부 층에서, 인덕터(45)가 형성되는데, 인덕터는 저 비저항 층(33)과 측 방향으로 분리되어 배치될 수 있다. 바람직하게, 인덕터(45)는 상부에 위치한 금속 층의 일부, 특히, 상기 회로 디바이스(37, 41)에서 전기 접속을 위해 이용되는 층에서 코일로서 설계된다. 그러므로, 인덕터는 칩 상에서 집적 회로와 모놀리식으로 통합된다.
또한, 이러한 점에서 단지 2개의 다른 공정 과정, 즉, 전술된 마스킹 및 도핑 과정 각각이 대량 생산, 특히, VLSI(초대규모 집적 회로) 기술에 적합한 공지된 공정에 추가된다는 것을 알 수 있다.
유익하게도, 고 비저항 기판(31)은 바람직하게 충분히 고 비저항, 예를 들어 최소한 1 Ωcm이 되게 배치되어 인덕터(45)가 저 기판 손실을 나타내고, 저 비저항 층(33)이 바람직하게 충분히 저 비저항, 예를 들어, 0.5 Ωcm 이하가 되게 배치되어, 회로 디바이스(37, 41)에 래치 업이 회피된다.
한 실시예에서 저 비저항 층(33)과 회로 디바이스(37, 41) 사이의 거리는 약 10 um 이하다. 저 비저항 층(33)과 인덕터(45) 사이에서 측 방향으로의 소정의 안정 거리가 보증되어야 한다.
실제로, 칩은 다수의 회로 디바이스 및, 하나 또는 다수의 인덕터를 포함할 수 있다. 이런 점에서, 저 비저항 층은, 인덕터(들) 아래만 제외하고, 바람직하게 전술된 측 방향으로의 안전 거리를 고려하여 어느 곳에나 배치될 수 있어, 저 비저항 국소 층이란 용어가 부적절할 수 있다. 여기에서, 그것은 오히려 인덕터 아래의 고 비저항의 국소 "아일런드"라고 불린다.
그 후, 저 비저항 층(33)은 갖가지 방식으로 접촉될 수 있어, 능동 소자가 있는 영역 하부에서 제어된 퍼텐셜을 보증할 수 있다.
본 발명의 이점은, 오로지 대량 생산에 적합한 집적 회로를 제조하기 위한 공지된 공정 기술을 이용한다는 것이다. 집적 회로의 다른 부품에서의 안정도를 위하여, 저 손실 인덕터 용 고 비저항 기판의 이점은 저 비저항 기판의 이점과 결합된다.
물론, 본 발명은 전술되고 도면에 도시된 실시예로 제한되는 것이 아니라, 첨부된 청구 범위의 사상 내에서 변형될 수 있다. 특히, 본 발명은 명백히 본 명세서를 근거로 한 반도체 디바이스의 도핑 유형, 재료, 크기 또는 제조 방법에 제한되지 않는다.

Claims (26)

  1. 고주파용 집적 회로로서, 고 비저항 반도체 기판(31), 상기 기판 내의 능동 소자(37, 41) 및, 상기 기판 상부에 인덕터(45)를 포함하며, 회로 디바이스와 상기 인덕터가 대체로 측으로 분리되어 배치되는 집적 회로에 있어서,
    상기 능동 소자(37, 41) 하부에서서, 상기 인덕터(45)에 측으로 분리되어 배치된 저 비저항 층(33)을 포함하는 것을 특징으로 하는 고주파용 집적 회로.
  2. 제 1 항에 있어서,
    상기 저 비저항 층(33)은 상기 반도체 기판의 부품으로 이루어지며, 이 부품은 저 비저항으로 도핑되는 것을 특징으로 하는 고주파용 집적 회로.
  3. 제 1 항에 있어서,
    상기 기판(31)은 저 기판 손실의 상기 인덕터(45)를 달성하기 위하여 고 비저항을 갖으며, 상기 저 비저항 층(33)은, 상기 능동 소자(37, 41)에 래치 업이 회피되도록 충분히 낮은 비저항을 갖는 것을 특징으로 하는 고주파용 집적 회로.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 인덕터(45)는 일부, 바람직하게는 상부의 금속 층, 특히, 상기 능동 소자(37, 41)의 전기 접속용으로 이용되는 층에서 코일로 구성되는 것을 특징으로 하 는 고주파용 집적 회로.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 저 비저항 층(33)과 상기 능동 소자(37, 41) 사이의 거리는 약 10 um 이하인 것을 특징으로 하는 고주파용 집적 회로.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 고 비저항 기판은 1 Ωcm 이상의 비저항을 갖으며, 상기 저 비저항 층(33)은 0.5 Ωcm 이하의 비저항을 갖는 것을 특징으로 하는 고주파용 집적 회로.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 인덕터(45) 및, 상기 능동 소자(37, 41)는 모놀리식으로 통합되는 것을 특징으로 하는 고주파용 집적 회로.
  8. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 반도체 재료는 실리콘인 것을 특징으로 하는 고주파용 집적 회로.
  9. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 저 비저항 층(33)과 상기 인덕터(45) 사이에서, 측 방향으로 소정의 안정 거리를 갖도록 배치되는 것을 특징으로 하는 고주파용 집적 회로.
  10. 고주파용 집적 회로로서, 고 비저항 반도체 재료로 된 기판(31), 그 위에 상기 반도체 재료로 된 층, 상기 층 내의 능동 소자(37, 41) 및, 상기 층 상부에 인덕터(45)를 포함하며, 상기 능동 소자와 상기 인덕터가 대체로 측 방향으로 분리되어 배치되는 직접 회로에 있어서,
    상기 능동 소자(37, 41) 하부에서, 상기 인덕터(45)에 측 방향으로 분리되어 배치된 저 비저항 층(33)을 포함하는 것을 특징으로 하는 고주파용 집적 회로.
  11. 제 10 항에 있어서,
    상기 능동 소자가 형성된 층은 에피택셜 층인 것을 특징으로 하는 고주파용 집적 회로.
  12. 제 10 항에 있어서,
    상기 저 비저항 층(33)은 상기 기판과, 상기 능동 소자가 형성된 층 사이에서 형성되는 것을 특징으로 하는 고주파용 집적 회로.
  13. 제 10 항에 있어서,
    상기 저 비저항 층(33)은 상기 기판의 부품으로 구성되어 있으며, 이 부품은 저 비저항으로 도핑되는 것을 특징으로 하는 고주파용 집적 회로.
  14. 제 10 항에 있어서,
    상기 저 비저항 층(33)은, 상기 능동 소자가 형성되는 층의 부품으로 구성되어 있으며, 이 부품은 저 비저항으로 도핑되는 것을 특징으로 하는 고주파용 집적 회로.
  15. 제 10 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 기판(31)은 저 기판 손실의 인덕터(45)를 획득하기 위하여 고 비저항을 갖으며, 상기 저 비저항 층(33)은, 상기 능동 소자(37, 41)에 래치 업이 회피되도록 충분히 낮은 비저항을 갖는 것을 특징으로 하는 고주파용 집적 회로.
  16. 제 10 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 저 비저항 층(33)과 상기 능동 소자(37, 41) 사이의 거리는 약 10 um 이하인 것을 특징으로 하는 고주파용 집적 회로.
  17. 제 10 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 고 비저항 기판(31)은 1 Ωcm 이상의 비저항을 갖으며, 상기 저 비저항 층(33)은 0.5 Ωcm 이하의 비저항을 갖는 것을 특징으로 하는 고주파용 집적 회로.
  18. 고주파용 집적 회로 제조 방법으로서,
    - 고 비저항 반도체 재료로 된 기판(31)을 제공하는 단계,
    - 상기 기판 내에 능동 소자(37, 41)를 형성하는 단계,
    - 상기 기판 상부에, 상기 능동 소자(37, 41)와 대체로 측 방향으로 분리된 인덕터(45)를 형성하는 단계를 포함하는 집적 회로 제조 방법에 있어서,
    상기 능동 소자(37, 41) 하부에, 상기 인덕터(45)에 측 방향으로 분리된 저 비저항 층(33)을 형성하는 단계를 포함하는 것을 특징으로 하는 고주파용 집적 회로 제조 방법.
  19. 제 18 항에 있어서,
    상기 능동 소자(37, 41) 하부에 형성된 상기 층(33)은, 상기 능동 소자 및 상기 인덕터의 형성 전에, 마스킹 단계와 도핑 단계를 통해 획득되는데, 상기 마스킹 단계는 상기 집적 회로의 계획된 능동 소자에 따른 개방부를 갖는 마스크를 상기 기판 상부에 배치하는 단계를 포함하며, 상기 도핑 단계는, 바람직하게는 이온 주입법으로 상기 마스크 개방부를 통해 상기 기판을 도핑하는 단계를 포함하는 것을 특징으로 하는 고주파용 집적 회로 제조 방법.
  20. 제 18 항 또는 제 19 항에 있어서,
    대량 생산에 적합한 VLSI(초대규모 집적 회로)와 같은 기술을 이용함으로서 수행되는 것을 특징으로 하는 고주파용 집적 회로 제조 방법.
  21. 고주파용 집적 회로 제조 방법으로서,
    - 고 비저항 반도체 재료로 된 기판(31)을 제공하는 단계,
    - 그 위에 동일한 반도체 재료로 된 층을 형성하는 단계.
    - 상기 층에 능동 소자(37, 41)를 형성하는 단계,
    - 상기 층 상부에, 상기 능동 소자(37, 41)에 대체로 측 방향으로 분리된 인덕터(45)를 형성하는 단계를 포함하는 집적 회로 제조 방법에 있어서,
    상기 능동 소자(37, 41) 하부에, 상기 인덕터(45)와 측 방향으로 분리된 저 비저항 층(33)을 형성하는 단계를 포함하는 것을 특징으로 하는 고주파용 집적 회로 제조 방법.
  22. 제 21 항에 있어서,
    상기 저 비저항 층(33)은 에피택셜 증착으로 형성되는 것을 특징으로 하는 고주파용 집적 회로 제조 방법.
  23. 제 21 항 또는 제 22 항에 있어서,
    상기 저 비저항 층(33)은 상기 기판과, 상기 능동 소자가 형성되는 층 사이에서 형성되는 것을 특징으로 하는 고주파용 집적 회로 제조 방법.
  24. 제 21 항 또는 제 22 항에 있어서,
    상기 저 비저항 층(33)은 도핑에 의해, 상기 능동 소자가 형성되는 층에 형성되는 것을 특징으로 하는 고주파용 집적 회로 제조 방법.
  25. 제 21 항 또는 제 22 항에 있어서,
    상기 저 비저항 층(33)은, 상기 능동 소자 및 상기 인덕터의 형성 전에, 마스킹 단계와 도핑 단계에 의해 획득되는데, 상기 마스킹 단계는 상기 집적 회로의 계획된 능동 소자에 따른 개방부를 갖는 마스크를 상기 기판 상부에 배치하는 단계를 포함하며, 상기 도핑 단계는, 바람직하게는 이온 주입법으로 상기 마스크 개방부를 통해 상기 기판을 도핑하는 단계를 포함하는 것을 특징으로 하는 고주파용 집적 회로 제조 방법.
  26. 제 21 항 또는 제 22 항 중 어느 한 항에 있어서,
    VLSI(초대규모집적 회로)와 같은 대량 생산에 적절한 기술을 이용하므로서 실행되는 것을 특징으로 하는 고주파용 집적 회로 제조 방법.
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