CN103956362A - 基于图形化高能离子注入的低衬底损耗硅基集成电路及其制作方法 - Google Patents
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Abstract
本发明公开了一种基于图形化高能离子注入的低衬底损耗硅基集成电路及其制作方法，主要解决了现有技术中存在的硅基集成电路存在严重的衬底损耗，导致器件的工作频率降低的问题。其包括图形化的硅基衬底及按照硅基工艺制作在该硅基衬底上的硅基集成电路，所述硅基衬底包括低阻硅基衬底和完成硅基集成电路制作后利用图形化的高能离子从低阻硅基衬底底部注入实现高阻改性的高阻硅基衬底，所述低阻硅基衬底位于硅基集成电路中硅基有源器件下方，所述高阻硅基衬底位于硅基集成电路中硅基无源器件下方。通过上述方案，本发明达到了低成本、低衬底损耗、高集成度、高性能的目的，具有很高的实用价值和推广价值。
Description
技术领域
本发明涉及一种基于图形化高能离子注入的低衬底损耗硅基集成电路及其制作方法。
背景技术
现有集成电路按衬底类型主要划分为有硅基和化合物半导体基两种。后者涉及衬底如GaAs、石英等，由于其与成熟的硅基工艺不兼容，限制了相关集成电路的发展。相比之下，硅材料廉价丰富、机械和散热性能好，硅基工艺始终处于核心地位，工艺成熟度高，容易实现超高集成度，目前硅基单管器件最高振荡频率（fmax）已超过1THz，因此，研究基于低成本硅基衬底和硅基工艺实现高集成度、高性能的硅基集成电路更具意义。硅基集成电路包括有源器件和无源器件；硅基集成电路的损耗类型主要包括衬底损耗、导体损耗（趋肤效应）、界面/表面电荷层损耗和辐射损耗。由于大多数硅基工艺要求使用低阻硅衬底（0.1Ω·cm -10Ω·cm），导致高频下硅基无源器件存在严重的衬底损耗，降低了无源器件的自谐振频率，进而降低了相关集成电路的最高工作频率，因此，硅基无源器件的衬底损耗一直是制约硅基集成电路发展的主要原因。以片上电感为例，衬底损耗可细分为电场引起的损耗和磁场引起的损耗，电场引起的损耗是指电流通过电感线圈与衬底之间的寄生电容流至衬底而损耗；磁场引起的损耗是由电感的交变磁场在衬底感生涡流，引起介质分子的交替极化和晶格碰撞，产生介质损耗。根据斯坦福大学的C. P. Yue等人提出的集成电感的集总参数模型，Q值在低频状态受衬底材料影响较小，随着工作频率增高，衬底损耗将迅速增加，器件最高工作频率将显著降低，因此，实现兼容成熟硅基工艺和硅基集成电路中无源器件严重的衬底损耗之间的问题是获得低成本、低衬底损耗、高集成度、高性能的硅基集成电路的关键。
发明内容
本发明的目的在于提供一种基于图形化高能离子注入的低衬底损耗硅基集成电路及其制作方法，主要解决现有技术中存在的硅基集成电路存在严重的衬底损耗，导致器件的工作频率降低的问题。
为了实现上述目的，本发明采用的技术方案如下：
基于图形化高能离子注入的低衬底损耗硅基集成电路，包括图形化的硅基衬底及按照硅基工艺制作在该硅基衬底上的硅基集成电路，所述硅基衬底包括低阻硅基衬底和完成硅基集成电路制作后利用图形化的高能离子从低阻硅基衬底底部注入实现高阻改性的高阻硅基衬底，所述低阻硅基衬底位于硅基集成电路中硅基有源器件下方，所述高阻硅基衬底位于硅基集成电路中硅基无源器件下方。
进一步地，所述硅基集成电路制作于低阻硅基衬底上，其为射频集成电路或/和数字/模拟/数模混合集成电路。
具体地说，所述低阻硅基衬底的厚度为1μm-1000μm，其在图形化高能离子注入前的电阻率为0.001Ω·cm-1000Ω·cm；图形化高能离子注入后高阻硅基衬底的电阻率为103Ω·cm-107Ω·cm。
作为优选，所述注入的高能离子为原子序数大于1的重离子或原子序数为1的质子，该高能离子的能量为100KeV/核子-50MeV/核子，高能离子的注入深度在0.1μm -999.9μm范围。
所述高能离子注入区与非注入区的界面与硅基集成电路的距离为0.1μm -100μm。
所述高阻硅基衬底图形化区域尺寸大于其上方对应的硅基无源器件版图有效尺寸。
所述硅基集成电路的工作频率为107Hz-1014Hz。
本发明提供了一种基于图形化高能离子注入的低衬底损耗硅基集成电路的制作方法，包括以下步骤：
（1）选用电阻率在0.001Ω·cm-1000Ω·cm范围，厚度在1μm-1000μm范围的低阻硅基衬底；
（2）在低阻硅基衬底顶部按照硅基工艺制作由硅基有源器件和硅基无源器件构成的硅基集成电路；
（3）将聚焦高能离子束图形化注入低阻硅基衬底底部，实现高能离子注入区硅基衬底高阻化，获得图形化高阻硅基衬底，并确保低阻硅基衬底位于硅基有源器件下方，高阻硅基衬底位于硅基无源器件下方。
本发明提供了另一种基于图形化高能离子注入的低衬底损耗硅基集成电路的制作方法，包括以下步骤：
（1）选用电阻率在0.001Ω·cm-1000Ω·cm范围，厚度在1μm-1000μm范围的低阻硅基衬底；
（2）在低阻硅基衬底顶部按照硅基工艺制作由硅基有源器件和硅基无源器件构成的硅基集成电路；
（3）依据硅基集成电路的版图设计在低阻硅基衬底底部制作图形化高能离子注入所需的图形化掩模；
（4）使用图形化掩模，从低阻硅基衬底的底部图形化注入高能离子，实现高能离子注入区硅基衬底高阻化，获得图形化高阻硅基衬底，并确保低阻硅基衬底位于硅基有源器件下方，高阻硅基衬底位于硅基无源器件下方；
（5）去除掩模，获得低衬底损耗的硅基集成电路。
进一步地，所述掩模为光刻胶、Si、SiO2或金属钨。
与现有技术相比，本发明具有以下有益效果：
（1）本发明中，基于图形化高能离子注入的硅基集成电路结构可以是硅基射频（单片）集成电路、硅基数字/模拟/数模混合（单片）集成电路，适用范围较广，其制作方法完全兼容成熟硅基工艺，是一种潜在的芯片级封装技术，为获得低成本、低衬底损耗、高集成度、高性能的硅基集成电路提供新思路，具有突出的实质性特点和显著进步，适合大规模推广应用。
附图说明
图1为本发明的结构示意图一。
图2为图1的制作流程图。
图3为本发明的结构示意图二。
图4为图3的制作流程图。
上述附图中，附图标记对应的部件名称如下：
21-低阻硅基衬底，22-硅基集成电路，23-硅基无源器件，24-硅基有源器件，25-高阻硅基衬底，26-掩模。
具体实施方式
下面结合附图和实施例对本发明作进一步说明，本发明的实施方式包括但不限于下列实施例。
实施例
本发明公开了一种基于图形化高能离子注入的低损耗硅基集成电路，如图1所示，本发明其从下至上（图中Z轴方向）依次包括：
低阻硅基衬底21，电阻率在0.001Ω·cm-1000Ω·cm范围，沿Z轴方向的厚度在1μm-1000μm范围；
图形化高能离子注入的高阻硅基衬底25，其由低阻硅基衬底21经图形化的离子注入改性，提高衬底电阻率而获得。高阻硅基衬底25的电阻率在103Ω·cm-107Ω·cm范围，离子注入的方向为背面注入，即是从硅基衬底的无器件面注入，如从图1中负Z向正Z方向注入。高阻硅基衬底25的厚度（沿Z轴方向）在0.1μm -999.9μm范围，也即是高能离子注入的深度为0.1μm -999.9μm范围。高能注入的离子可以是原子序数大于1的重离子，也可以是原子序数为1的质子，离子能量在100KeV/核子-50MeV/核子范围；
硅基集成电路22，其按照标准硅基工艺制作在低阻硅基衬底21的顶部，且制作工艺步骤上先于高能离子注入工艺，这样就保证了对标准硅基工艺的兼容性。其包括硅基无源器件23和硅基有源器件24，该硅基集成电路22可以是射频集成电路、数字/模拟/数模混合集成电路；
硅基无源器件23，其按照标准硅基工艺制作在低阻硅基衬底21的顶部，且制作工艺步骤上先于高能离子注入工艺，其可以为电感、天线、传输线、共面波导、变压器、互连线、电容、电阻的一种或多种的组合；
硅基有源器件24，其按照标准硅基工艺制作在低阻硅基衬底21的顶部，且制作工艺步骤上先于高能离子注入工艺；
高阻硅基衬底25为图形化高能离子注入，其位于硅基无源器件23的下方，且两者之间的距离为0.1μm -100μm范围。图形化高能离子注入的高阻硅基衬底25其图形化形状可以为圆形、方形，或者任意形状。但要求其图形化区域尺寸大于其上方对应硅基无源器件23的版图有效尺寸，也即是图1所示的图中图形化高能离子注入的高阻硅基衬底25在xy平面上的投影尺寸大于其上方对应硅基无源器件23在xy平面上的投影尺寸。这样就使得硅基集成电路22中硅基无源器件23的下方衬底电阻率得到提高，从而有效降低相应的硅基无源器件23的衬底损耗，提高品质因子，进而降低整个硅基集成电路22的衬底损耗，最终获得兼容标准硅基工艺的高性能、低衬底损耗的硅基集成电路结构。
本实施例中公开了一种基于图形化高能离子注入的低衬底损耗硅基集成电路制作流程，当为无掩模的微束高能离子图形化注入时，如图2所示，其包括以下步骤：
步骤A1：选用电阻率在0.001Ω·cm-1000Ω·cm范围，厚度为1μm-1000μm范围的低阻硅基衬底21；
步骤A2：在低阻硅基衬底21的顶部按照标准硅基工艺制作硅基集成电路22，该硅基集成电路22可以是射频集成电路、数字/模拟/数模混合集成电路；硅基集成电路22包含硅基无源器件23和硅基有源器件24，硅基无源器件23可以为电感、天线、传输线、共面波导、变压器、互连线、电容、电阻的一种或多种的组合；
步骤A3 ：利用聚焦微束的高能离子从低阻硅基衬底21的底部图形化注入离子到低阻硅基衬底21中，即从无器件面的负z向正z方向注入，实现低阻硅基衬底21在图形化注入区的非晶化高阻改性，获得图形化的高阻硅基衬底25。其中，图形化的高阻硅基衬底25电阻率在103Ω·cm-107Ω·cm范围，高阻硅基衬底25的图形化注入区域位于硅基无源器件的下方，形状可以为圆形、方形，或者任意形状；高能注入的离子可以是原子序数大于1的重离子，也可以是原子序数为1的质子，离子能量在100KeV/核子-50MeV/核子范围；注入深度即图形化的高阻硅基衬底25的厚度在0.1μm -999.9μm范围；要求高能离子注入界面与硅基无源器件23的距离为0.1μm -100μm范围，也即是图形化的高阻硅基衬底25距离硅基无源器件23的距离在0.1μm -100μm范围，同时要求高能离子注入的图形化区域尺寸大于硅基无源器件23的版图有效尺寸，也即是图形化高能离子注入的高阻硅基衬底25在xy平面上的投影尺寸大于其上方对应硅基无源器件23在xy平面上的投影尺寸。
在此，如图3、图4所示，本实施例中公开了另一种利用图形化掩模实现高能离子图形化注入的制作流程，其包括以下步骤：
步骤B1：选用电阻率在0.001Ω·cm-1000Ω·cm范围，厚度为1μm-1000μm范围的低阻硅基衬底21；
步骤B2：在低阻硅基衬底21的顶部按照标准硅基工艺制作硅基集成电路22，该硅基集成电路22可以是射频集成电路、数字/模拟/数模混合集成电路；硅基集成电路22包含硅基无源器件23和硅基有源器件24，硅基无源器件23可以为电感、天线、传输线、共面波导、变压器、互连线、电容、电阻的一种或多种的组合；
步骤B3：在低阻硅基衬底21的底部（即无器件面）制作图形化掩模26，该掩模26可以为光刻胶，或者单独制作的金属或硅基掩模版，如Si、SiO2、金属钨等；
步骤B4：利用聚焦微束或者大束流的高能离子从低阻硅基衬底21的底部图形化注入离子到低阻硅基衬底21中，实现低阻硅基衬底21在图形化注入区的非晶化高阻改性，获得图形化的高阻硅基衬底25。其中，图形化的高阻硅基衬底25电阻率在103Ω·cm-107Ω·cm范围，高阻硅基衬底25的图形化注入区域位于硅基无源器件的下方，形状可以为圆形、方形，或者任意形状；高能注入的离子可以是原子序数大于1的重离子，也可以是原子序数为1的质子，离子能量在100KeV/核子-50MeV/核子范围；注入深度即图形化的高阻硅基衬底25的厚度在0.1μm -999.9μm范围；要求高能离子注入区与非注入区的界面与硅基无源器件的距离为0.1μm -100μm范围，也即是图形化的高阻硅基衬底25距离硅基无源器件23的距离在0.1μm -100μm范围；同时要求高能离子注入的图形化区域尺寸大于硅基无源器件23的版图有效尺寸，也即是图形化高能离子注入的高阻硅基衬底25在xy平面上的投影尺寸大于其上方对应硅基无源器件23在xy平面上的投影尺寸；
步骤B5：去除掩模26，获得低衬底损耗的硅基集成电路。
经理论验证，依据上述两种制作方法制作的硅基射频集成电路的工作频率在107Hz-1014Hz之间，应用效果较好。
按照上述实施例，便可很好地实现本发明。
以上所述，仅为本发明中的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉该技术的人在本发明所揭露的技术范围内，可轻易想到的变换或替换，都应涵盖在本发明的保护范围之内。
Claims (10)
1.基于图形化高能离子注入的低衬底损耗硅基集成电路，包括图形化的硅基衬底及按照硅基工艺制作在该硅基衬底上的硅基集成电路（22），其特征在于，所述硅基衬底包括低阻硅基衬底（21）和完成硅基集成电路（22）制作后利用图形化的高能离子从低阻硅基衬底（21）底部注入实现高阻改性的高阻硅基衬底（25），所述低阻硅基衬底（21）位于硅基集成电路（22）中硅基有源器件（24）下方，所述高阻硅基衬底（25）位于硅基集成电路（22）中硅基无源器件（23）下方。
2.根据权利要求1所述的基于图形化高能离子注入的低衬底损耗硅基集成电路，其特征在于，所述硅基集成电路（22）制作于低阻硅基衬底（21）上，其为射频集成电路或/和数字/模拟/数模混合集成电路。
3. 根据权利要求1所述的基于图形化高能离子注入的低衬底损耗硅基集成电路，其特征在于，所述低阻硅基衬底（21）的厚度为1μm-1000μm，其在图形化高能离子注入前的电阻率为0.001Ω·cm-1000Ω·cm；图形化高能离子注入后高阻硅基衬底（25）的电阻率为103Ω·cm-107Ω·cm。
4.根据权利要求1所述的基于图形化高能离子注入的低衬底损耗硅基集成电路，其特征在于，所述注入的高能离子为原子序数大于1的重离子或原子序数为1的质子，该高能离子的能量为100KeV/核子-50MeV/核子，高能离子的注入深度在0.1μm -999.9μm范围。
5.根据权利要求1所述的基于图形化高能离子注入的低衬底损耗硅基集成电路，其特征在于，所述高能离子注入区与非注入区的界面与硅基集成电路（22）的距离为0.1μm -100μm。
6.根据权利要求1所述的基于图形化高能离子注入的低衬底损耗硅基集成电路，其特征在于，所述高阻硅基衬底（25）图形化区域尺寸大于其上方对应的硅基无源器件（23）版图有效尺寸。
7.根据权利要求1所述的基于图形化高能离子注入的低衬底损耗硅基集成电路，其特征在于，所述硅基集成电路（22）的工作频率为107Hz-1014Hz。
8.权利要求1~7任意一项所述的基于图形化高能离子注入的低衬底损耗硅基集成电路的制作方法，其特征在于，包括以下步骤：
（1）选用电阻率在0.001Ω·cm-1000Ω·cm范围，厚度在1μm-1000μm范围的低阻硅基衬底；
（2）在低阻硅基衬底顶部按照硅基工艺制作由硅基有源器件和硅基无源器件构成的硅基集成电路；
（3）将聚焦高能离子束图形化注入低阻硅基衬底底部，实现高能离子注入区硅基衬底高阻化，获得图形化高阻硅基衬底，并确保低阻硅基衬底位于硅基有源器件下方，高阻硅基衬底位于硅基无源器件下方。
9.权利要求1~7任意一项所述的基于图形化高能离子注入的低衬底损耗硅基集成电路的制作方法，其特征在于，包括以下步骤：
（1）选用电阻率在0.001Ω·cm-1000Ω·cm范围，厚度在1μm-1000μm范围的低阻硅基衬底；
（2）在低阻硅基衬底顶部按照硅基工艺制作由硅基有源器件和硅基无源器件构成的硅基集成电路；
（3）依据硅基集成电路的版图设计在低阻硅基衬底底部制作图形化高能离子注入所需的图形化掩模；
（4）使用图形化掩模，从低阻硅基衬底的底部图形化注入高能离子，实现高能离子注入区硅基衬底高阻化，获得图形化高阻硅基衬底，并确保低阻硅基衬底位于硅基有源器件下方，高阻硅基衬底位于硅基无源器件下方；
（5）去除掩模，获得低衬底损耗的硅基集成电路。
10.根据权利要求9所述的基于图形化高能离子注入的低衬底损耗硅基集成电路的制作方法，其特征在于，所述掩模为光刻胶、Si、SiO2或金属钨。
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