JP2002536849A - ラッチアップを防ぐためのインダクタを含む集積回路とその製造方法 - Google Patents
ラッチアップを防ぐためのインダクタを含む集積回路とその製造方法Info
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Abstract
Description
回路に関し、部分的には、かかる集積回路の製造における方法に関する。
集積回路と一緒に製造されうる。後者の場合、集積回路に含まれる構成素子の接
続に使用される、何らかの上方の金属層にコイルをパターン化することによって
これらのインダクタが製造される。
板に対する損失によって厳しく限定される。
ることができるが、これは複雑なプロセス技術であることを意味している。これ
については、WO 9,417,558およびUS 5,773,870を参照されたい。
真下の基板をエッチングして除去する。この方法の欠点は、プロセスの技術的複
雑さを除き、エッチングの制御が難しく、低レベルの歩留まりになることを意味
していることであり、さらに基板の容積を窓がかなり占めていることである。
エッチングすることによってインダクタの下方に得られた空洞がある)集積回路
を説明している。このインダクタは、基板の比較的大きな容積を占めるとともに
、この場合、膜の厚さが数マイクロメータに過ぎないため、回路と同時に非常に
容易に破壊される。
ン/絶縁膜構造:Silicon On Isolator)の一部を酸化することによって形成さ
れた絶縁用酸化膜の上にインダクタを設けることを含んでいる。半導体構成素子
が残りのSOI層に配置される。これについては例えば、日本特許公報JP 09,370,5
15を参照されたい。この構造の欠点は、SOI層を堆積させることは非常に費用が
かかるとともに複雑であって、比較的低品質の素子の生じることが多いことであ
る。その上、絶縁層は、基板へのあるいは基板からのすべての熱伝導を完全に阻
止してしまう。
きくすることである。これについては、米国特許US 5,559,349を参照されたい。
しかし、この解決方法は、特に高密度で詰め込まれた大規模回路で、いわゆるラ
ッチアップ(latch-up)の問題を与えるが、これは寄生サイリスタ(parasitic
thyristors)が導通状態にスイッチされ、回路を不所望の状態にロックしている
ことを意味している。
集積されたインダクタであって、品質係数が十分満足できる高さの、つまり低損
失のインダクタを得るための既知の技術は存在していない。
ことにあり、この集積回路は既知の技術に比較して改善された性能を呈する。
し、回路デバイスが、いわゆるラッチアップを介してロックされる傾向が非常に
小さいか、その傾向がまったくない前記半導体デバイスを提供することにある。
回路を提供することにある。
法を提供することにある。
ntegration)生産のように、集積回路の従来の量産と両立しうる簡単で費用の少
ない製造方法を提供することである。
基板内の能動素子と前記基板上方のインダクタを含む高周波用集積回路によって
達成され、前記能動素子と前記インダクタは、横方向の寸法でかなり離されて配
置されており、低抵抗率の層は、能動素子の下方に配置されるとともに横方向の
寸法でインダクタから離されている。
めに高抵抗率であることが望ましく、低抵抗率の基板は、回路デバイスがラッチ
アップを回避するように、十分低い抵抗率であることが望ましい。
積回路の電気接続に使用される層の中のコイルとして設計されうる。
記半導体部材の層、前記層内と前記層の上方に、主として横方向の寸法で離され
て配置されている能動素子とインダクタを含む、望ましくは高周波用集積回路が
提供されているとともに、前記能動素子の下方にありインダクタから横方向に離
された低抵抗率の層が提供されている。
製造するときの方法が提供されており、この方法は、 − 高抵抗率の半導体部材の基板を設けるステップと、 − 前記基板内に能動素子を形成するステップと、 − 前記基板の上方にあり、前記能動素子から主として横方向に離されたインダ
クタを形成するステップと、 − 前記能動素子の下方にあり、前記インダクタから横方向に離された低抵抗率
の層を形成するステップと、 を含む。
製造するときの方法が提供されており、この方法は、 − 高抵抗率の半導体部材の基板を設けるステップと、 − 前記基板の上に同じ半導体部材の層を設けるステップと、 − 前記基板内に能動素子を形成するステップと、 − 前記基板の上方にあり、前記能動素子から主として横方向に離されたインダ
クタを形成するステップと、 − 前記能動素子の下方にあり、前記インダクタから横方向に離された低抵抗率
の層を形成するステップと、 を含む。
クタを含むコンパクトな半導体デバイスが得られることである。
例示を示すに過ぎないので、決して本発明を限定するものではない。
P-にドープされたエピタキシャル層13が堆積されている低抵抗率のP++にドー
プされたシリコン基板11を含む。エピ層13には多くの素子を含む回路デバイ
ス(集積回路)が形成されるが、その一部である2つのnpn型トランジスタ15
、19がこの図に示されている。能動素子の上方には、本図では比較的厚い層2
1として示されているだけの電気接続用の金属層を含むいくつかの層が存在しう
る。1つまたはそれ以上の金属層の中に、製造された回路に含まれるインダクタ
23がある。このインダクタは、集積回路と一緒にチップ上に製造されうる。
よって大きく制限されることである。これらの損失は、図1の25で示す、前記
基板に誘導する渦電流に起因して発生する。
る。図1で使用されている類似の参照番号はこの図でも使用され、同じ層、回路
、素子などを示す。このように半導体デバイスは、P-にドープされた高抵抗率の
基板12を含み、その基板の中で、2つのnpn型トランジスタ15、19がこの
図に示されている、いくつかの素子を含む回路デバイス(集積回路)の一部が製
造される。上方にある未定義の層は、前と同様に21で示されている。回路デバ
イスに接続されたインダクタ23は、1つまたはそれ以上の金属層に製造される
。
導通状態にスイッチされ回路を不所望の状態にロックすることを意味する、いわ
ゆるラッチアップの危険が増加する。図2の27で示す上に置かれた回路方式(
circuit scheme)に注目されたい。これは特に高密度で詰め込まれた大規模回路
の場合である。
板内の損失の問題を解決することを目標としている。この問題を解決する既知の
技術には、集積回路の量産と両立しえない複雑なプロセス・ステップが含まれて
いる。これについては、関連技術における考察を参照されたい。
、ラッチアップを介してロックされる傾向がある能動素子の下方に局部的に低抵
抗率の層を得て、インダクタが定義されることになっている領域の下方に局部的
に高抵抗率の層を得ることである。低抵抗率の層は、この後で適当な方法によっ
て接触する。
ンの層の高抵抗率の基板31の上に、半導体デバイスに計画された能動素子とイ
ンダクタに一致する開口部をもつマスク(示さず)が置かれる。このマスクの開
口部を通したドーピングは、望ましくはイオン打ち込みによって達成され、低抵
抗率のP--にドープされた局部的な領域33が形成される。
、結晶構造、望ましくは高抵抗率のエピタキシャル層を、領域33の層が形成さ
れる基板ウエハー上に堆積させてもよい。
中で、主として低抵抗率の局部的な層の真上に集積回路のデバイスが形成される
。望ましくはエピタキシャル成長法で層35を堆積させるが、例えばボンディン
グによる別の方法で結晶構造の層を堆積させてもよい。
の層33を形成してもよい。適切なイオン打ち込みエネルギーを選択することに
より、適当な深さで層を形成することができ、基板内に回路デバイスが直接製造
される。
いる。これらの能動素子の上方に、この図の43で示されているいくつかの未定
義の層を堆積させることができる。
このインダクタは、低抵抗率の層33から横方向に離されて置かれなければなら
ない。インダクタ45は、上方にある何らかの金属層、詳細には前記回路デバイ
ス37、41の電気接続に使用される層内にコイルとして設計されることが望ま
しい。このインダクタは、集積回路と共にチップ上にモノリシックで集積される
。
マスキング・ステップとドーピング・ステップを、量産と両立しうる既知のプロ
セス技術、特にVLSI(超大規模集積)技術に追加するだけであることに注意しな
くてはならない。
ンダクタ45が低基板損失を示すように好適に構成され、また望ましくは、例え
ば、0.5Ω・cm以下の十分低い抵抗率の層33は、回路デバイス37、41がラ
ッチアップを回避するように配置される。
離は、約10um以下である。低抵抗率の層33とインダクタ45との間の安全
に関する何らかの距離が、横方向で保証されることが望ましい。
ダクタを含めることができる。この点については、インダクタまたは複数のイン
ダクタの直下を除くどこにでも低抵抗率の層を配置することが可能であり、低抵
抗率の局部的層という語は、不適切になるかも知れない。ここでは、局部的層の
代わりにインダクタの下の高抵抗率の局部的な「島」と称してもよい。
いろいろな方法で能動素子と接触することができる。
技術を本発明が使用していることである。低損失のインダクタ用高抵抗率の基板
の利点は、集積回路の他の部分の安定性のために低抵抗率の基板の利点と組み合
わされている。
、特許請求の範囲内で修正されるうる。特に本発明は、この明細書で判ったドー
ピングのタイプ、部材、寸法または半導体デバイスの製造方法に限定されないこ
とは明らかである。
体デバイスの断面を示す図。
体デバイスの断面を示す図。
Claims (26)
- 【請求項1】 高抵抗率の半導体基板(31)、前記基板内の能動素子(3
7、41)および前記基板上方のインダクタ(45)を含む、望ましくは高周波
用の集積回路であって、前記回路デバイスと前記インダクタは主として横方向に
離されて配置される集積回路において、低抵抗率の層(33)は、前記能動素子
(37、41)の下方で、かつ前記インダクタ(45)から横方向に離されて配
置されることを特徴とする前記集積回路。 - 【請求項2】 請求項1記載の集積回路において、前記低抵抗率の層(33
)は、半導体基板の低抵抗率にドープされた一部からなる前記集積回路。 - 【請求項3】 請求項1または請求項2に記載の集積回路において、前記基
板(31)は、低基板損失のインダクタ(45)を得るために高抵抗率を有し、
前記低抵抗率の層(33)は、前記能動素子がラッチアップを回避できるように
十分低い抵抗率を有する前記集積回路。 - 【請求項4】 請求項1から請求項3のいずれかに記載の集積回路において
、前記インダクタ(45)は、望ましくは上方の金属層、詳細には、前記能動素
子(37、41)を電気的に接続するために使用される、何らかの金属層内のコ
イルからなる前記集積回路。 - 【請求項5】 請求項1から請求項4のいずれかに記載の集積回路において
、前記低抵抗率の層(33)と前記能動素子(37、41)の間の前記距離は、
約10umより短い前記集積回路。 - 【請求項6】 請求項1から請求項5のいずれかに記載の集積回路において
、前記高抵抗率の基板は、1Ω・cm以上の抵抗率を有し、前記低抵抗率の層(3
3)は、0.5Ω・cm以下の抵抗率を有する前記集積回路。 - 【請求項7】 請求項1から請求項6のいずれかに記載の集積回路において
、前記インダクタ(45)と前記能動素子(37、41)は、モノリシックで集
積されている前記集積回路。 - 【請求項8】 請求項1から請求項7のいずれかに記載の集積回路において
、前記半導体部材は、シリコンである前記集積回路。 - 【請求項9】 請求項1から請求項8のいずれかに記載の集積回路において
、該集積回路は、前記低抵抗率の層(33)と前記インダクタ(45)の間で横
方向に何らかの安全距離をもって構成されている前記集積回路。 - 【請求項10】 高抵抗率の半導体部材の基板(31)、前記基板上の前記
半導体部材の層、前記層内の能動素子(37、41)および前記層の上方のイン
ダクタ(45)を含む、望ましくは高周波用の集積回路において、前記回路デバ
イスと前記インダクタは主として横方向に離されて配置されている集積回路であ
って、前記能動素子(37、41)の下方に配置され、前記インダクタ(45)
から横方向に離された低抵抗率の層(33)を特徴とする前記集積回路。 - 【請求項11】 請求項10記載の集積回路において、前記能動素子が形成
される前記層は、エピタキシャル層である前記集積回路。 - 【請求項12】 請求項10記載の集積回路において、前記低抵抗率の層(
33)は、前記基板と、前記能動素子が形成される層との間に形成される前記集
積回路。 - 【請求項13】 請求項10記載の集積回路において、前記低抵抗率の層(
33)は、低抵抗率にドーピングされる、前記基板の一部からなる前記集積回路
。 - 【請求項14】 請求項10記載の集積回路において、前記低抵抗率の層(
33)は、前記能動素子が形成される層の、前記層の低抵抗率にドーピングされ
る一部からなる前記集積回路。 - 【請求項15】 請求項10から請求項14のいずれかに記載の集積回路に
おいて、前記基板(31)は、低基板損失のインダクタ(45)を得るために高
抵抗率を有し、低抵抗率の前記基板(33)は、前記能動素子がラッチアップを
回避できるように十分低い抵抗率を有する前記集積回路。 - 【請求項16】 請求項10から請求項15のいずれかに記載の集積回路に
おいて、前記低抵抗率の層(33)と前記能動素子(37、41)の間の前記距
離は、約10umより短い前記集積回路。 - 【請求項17】 請求項10から請求項16のいずれかに記載の集積回路に
おいて、前記高抵抗率の基板(31)は、約1Ω・cm以上の抵抗率を有し、前記
低抵抗率の層(33)は、0.5Ω・cm以下の抵抗率を有する前記集積回路。 - 【請求項18】 望ましくは高周波の用途を意図した集積回路を製造すると
きの方法であって、 − 高抵抗率の半導体部材の基板(31)を設けるステップと、 − 前記基板内に能動素子(37、41)を形成するステップと、 − 前記基板の上方にあり、前記能動素子(37、41)から主として横方向に
離されたインダクタ(45)を形成するステップと、 を含む方法において、 − 前記能動素子(37、41)の下方にあり、前記インダクタ(45)から横
方向に離されて低抵抗率の層(33)を形成するステップ、 を特徴とする前記方法。 - 【請求項19】 請求項18記載の方法において、前記能動素子(37、4
1)の下方に形成される前記層(33)は、前記能動素子と前記インダクタの形
成前にマスキング・ステップとドーピング・ステップを介して得られ、前記マス
キング・ステップは、前記集積回路の計画された能動素子通りの開口部をもつマ
スクを前記基板の上に置くことを含み、前記ドーピング・ステップは、好ましく
は、イオン打ち込みを介して、前記マスクの前記開口部を通して前記基板をドー
ピングすることを含む前記方法。 - 【請求項20】 請求項18または請求項19に記載の方法において、前記
方法は、VLSI(超大規模集積)のような、量産に適している技術を使用すること
によって実行される前記方法。 - 【請求項21】 望ましくは高周波の用途を意図した集積回路を製造におけ
る方法であって、 − 高抵抗率の半導体部材の基板(31)を設けるステップと、 − 前記基板の上に前記同じ半導体部材の層を形成するステップと、 − 前記層内に能動素子(37、41)を形成するステップと、 − 前記層の上方にあり、前記能動素子(37、41)から主として横方向に離
されたインダクタ(45)を形成するステップと、 を含む方法において、 − 前記能動素子(37、41)の下方にあり、前記インダクタ(45)から主
として横方向に離された低抵抗率の層(33)を形成するステップ、 を特徴とする前記方法。 - 【請求項22】 請求項21記載の方法において、前記低抵抗率の層(33
)は、エピタキシャル成長法を介して形成される前記方法。 - 【請求項23】 請求項21または請求項22に記載の方法において、前記
低抵抗率の層(33)は、前記基板と、前記能動素子が形成される前記層との間
に形成される前記方法。 - 【請求項24】 請求項21または請求項22に記載の方法において、前記
低抵抗率の層(33)は、前記能動素子が形成される前記層内にドーピングを介
して形成される前記方法。 - 【請求項25】 請求項21または請求項22に記載の方法において、前記
低抵抗率の層(33)は、前記能動素子と前記インダクタの形成前にマスキング
・ステップとドーピング・ステップを介して得られ、前記マスキング・ステップ
は、前記集積回路の計画された能動素子通りの開口部をもつマスクを前記基板の
上に置くことを含み、前記ドーピング・ステップは、好ましくは、イオン打ち込
みを介して、前記マスクの前記開口部を通して前記基板をドーピングすることを
含む前記方法。 - 【請求項26】 請求項21から請求項26のいずれかに記載の方法におい
て、該方法は、VLSI(超大規模集積)のような量産と両立しうる技術を使用する
ことによって実行される前記方法。
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