JP2002536849A - ラッチアップを防ぐためのインダクタを含む集積回路とその製造方法 - Google Patents

ラッチアップを防ぐためのインダクタを含む集積回路とその製造方法

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Abstract

(57)【要約】 本発明は、高周波の用途のための集積回路に関し、高抵抗率の基板（３１）、能動素子（３７、４１）および前記基板上方のインダクタ（４５）を含み、前記能動素子と前記インダクタは、主として横方向に離されて配置される。本発明によれば、低抵抗率の層（３３）は、前記能動素子の下方にあり、かつ前記インダクタから横方向に離されて構成される。本発明は、前記半導体デバイスを製造する方法にも関連しており、特にこの方法は、既知のプロセスに、２つのステップ、つまりマスキング・ステップとドーピング・ステップを追加することを含む。

Description

【発明の詳細な説明】
【０００１】 （技術分野） 本発明は、部分的には、基板、能動素子およびインダクタを含む高周波用集積
回路に関し、部分的には、かかる集積回路の製造における方法に関する。
【０００２】 （関連技術） 集積回路のインダクタ、例えばコイルは、基板上の集積回路とは別々にまたは
集積回路と一緒に製造されうる。後者の場合、集積回路に含まれる構成素子の接
続に使用される、何らかの上方の金属層にコイルをパターン化することによって
これらのインダクタが製造される。
【０００３】 これらのコイルの品質係数は、前記基板に誘導される渦電流の結果としての基
板に対する損失によって厳しく限定される。
【０００４】 基板を局部的にインダクタの真下に移動させることによって渦電流を小さくす
ることができるが、これは複雑なプロセス技術であることを意味している。これ
については、WO 9,417,558およびUS 5,773,870を参照されたい。
【０００５】 前者の刊行物では、インダクタの周辺に窓をエッチングした後、インダクタの
真下の基板をエッチングして除去する。この方法の欠点は、プロセスの技術的複
雑さを除き、エッチングの制御が難しく、低レベルの歩留まりになることを意味
していることであり、さらに基板の容積を窓がかなり占めていることである。
【０００６】 米国特許は、膜形（membrane type）のインダクタを備えた（基板の裏側から
エッチングすることによってインダクタの下方に得られた空洞がある）集積回路
を説明している。このインダクタは、基板の比較的大きな容積を占めるとともに
、この場合、膜の厚さが数マイクロメータに過ぎないため、回路と同時に非常に
容易に破壊される。
【０００７】 他の解決方法は、高抵抗率のシリコン基板の最上部に堆積したSOI層（シリコ
ン／絶縁膜構造：Silicon On Isolator）の一部を酸化することによって形成さ
れた絶縁用酸化膜の上にインダクタを設けることを含んでいる。半導体構成素子
が残りのSOI層に配置される。これについては例えば、日本特許公報JP 09,370,5
15を参照されたい。この構造の欠点は、SOI層を堆積させることは非常に費用が
かかるとともに複雑であって、比較的低品質の素子の生じることが多いことであ
る。その上、絶縁層は、基板へのあるいは基板からのすべての熱伝導を完全に阻
止してしまう。
【０００８】 基板の損失を最小にするさらなる可能性は、下方にある基板の抵抗率を単に大
きくすることである。これについては、米国特許US 5,559,349を参照されたい。
しかし、この解決方法は、特に高密度で詰め込まれた大規模回路で、いわゆるラ
ッチアップ（latch-up）の問題を与えるが、これは寄生サイリスタ（parasitic
thyristors）が導通状態にスイッチされ、回路を不所望の状態にロックしている
ことを意味している。
【０００９】 高密度で詰め込まれた高品質の集積回路の場合、現在のところ、半導体基板に
集積されたインダクタであって、品質係数が十分満足できる高さの、つまり低損
失のインダクタを得るための既知の技術は存在していない。
【００１０】 （発明の概要） 本発明の目的は、基板、能動素子およびインダクタを含む集積回路を提供する
ことにあり、この集積回路は既知の技術に比較して改善された性能を呈する。
【００１１】 この文脈における本発明の特定の目的は、能動素子が基板に対して低損失を示
し、回路デバイスが、いわゆるラッチアップを介してロックされる傾向が非常に
小さいか、その傾向がまったくない前記半導体デバイスを提供することにある。
【００１２】 本発明のさらなる目的は、上述したような、強靱、廉価および高信頼性の集積
回路を提供することにある。
【００１３】 本発明のさらなる目的は、前記集積回路を製造するための少なくとも１つの方
法を提供することにある。
【００１４】 この点で、本発明の特定な目的は、VLSI（超大規模集積：Very Large-Scale I
ntegration）生産のように、集積回路の従来の量産と両立しうる簡単で費用の少
ない製造方法を提供することである。
【００１５】 本発明のさらに別の目的は、以下の明細書から明らかであろう。
【００１６】 本発明の第１の態様によれば、これらの目的は、高抵抗率の半導体基板、前記
基板内の能動素子と前記基板上方のインダクタを含む高周波用集積回路によって
達成され、前記能動素子と前記インダクタは、横方向の寸法でかなり離されて配
置されており、低抵抗率の層は、能動素子の下方に配置されるとともに横方向の
寸法でインダクタから離されている。
【００１７】 高抵抗率の基板は、基板に対する抵抗が小さいことを示すインダクタを得るた
めに高抵抗率であることが望ましく、低抵抗率の基板は、回路デバイスがラッチ
アップを回避するように、十分低い抵抗率であることが望ましい。
【００１８】 集積回路のインダクタは、望ましくは何らかの上方の金属層、詳細には前記集
積回路の電気接続に使用される層の中のコイルとして設計されうる。
【００１９】 本発明の第２の態様によれば、高抵抗率の半導体部材の基板、前記基板上の前
記半導体部材の層、前記層内と前記層の上方に、主として横方向の寸法で離され
て配置されている能動素子とインダクタを含む、望ましくは高周波用集積回路が
提供されているとともに、前記能動素子の下方にありインダクタから横方向に離
された低抵抗率の層が提供されている。
【００２０】 本発明の第３の態様によれば、望ましくは高周波の用途を意図した集積回路を
製造するときの方法が提供されており、この方法は、 − 高抵抗率の半導体部材の基板を設けるステップと、 − 前記基板内に能動素子を形成するステップと、 − 前記基板の上方にあり、前記能動素子から主として横方向に離されたインダ
クタを形成するステップと、 − 前記能動素子の下方にあり、前記インダクタから横方向に離された低抵抗率
の層を形成するステップと、 を含む。
【００２１】 本発明の第４の態様によれば、望ましくは高周波の用途を意図した集積回路を
製造するときの方法が提供されており、この方法は、 − 高抵抗率の半導体部材の基板を設けるステップと、 − 前記基板の上に同じ半導体部材の層を設けるステップと、 − 前記基板内に能動素子を形成するステップと、 − 前記基板の上方にあり、前記能動素子から主として横方向に離されたインダ
クタを形成するステップと、 − 前記能動素子の下方にあり、前記インダクタから横方向に離された低抵抗率
の層を形成するステップと、 を含む。
【００２２】 本発明の利点は、低損失、つまり品質係数が高い、いわゆるQが大きいインダ
クタを含むコンパクトな半導体デバイスが得られることである。
【００２３】 本発明のさらなる利点は、以下の明細書から明らかであろう。
【００２４】 以下、添付の図面を参照しつつ本発明を詳細に説明するが、該図面は本発明の
例示を示すに過ぎないので、決して本発明を限定するものではない。
【００２５】 （好適実施例） 図１を参照すると、以前から知られている半導体デバイスは、上に高抵抗率の
P-にドープされたエピタキシャル層１３が堆積されている低抵抗率のP++にドー
プされたシリコン基板１１を含む。エピ層１３には多くの素子を含む回路デバイ
ス（集積回路）が形成されるが、その一部である２つのnpn型トランジスタ１５
、１９がこの図に示されている。能動素子の上方には、本図では比較的厚い層２
１として示されているだけの電気接続用の金属層を含むいくつかの層が存在しう
る。１つまたはそれ以上の金属層の中に、製造された回路に含まれるインダクタ
２３がある。このインダクタは、集積回路と一緒にチップ上に製造されうる。
【００２６】 この設計の問題点は、インダクタ２３の品質係数が、基板１１に対する損失に
よって大きく制限されることである。これらの損失は、図１の２５で示す、前記
基板に誘導する渦電流に起因して発生する。
【００２７】 次に図２を参照して、以前から知られている更に別の半導体デバイスを説明す
る。図１で使用されている類似の参照番号はこの図でも使用され、同じ層、回路
、素子などを示す。このように半導体デバイスは、P-にドープされた高抵抗率の
基板１２を含み、その基板の中で、２つのnpn型トランジスタ１５、１９がこの
図に示されている、いくつかの素子を含む回路デバイス（集積回路）の一部が製
造される。上方にある未定義の層は、前と同様に２１で示されている。回路デバ
イスに接続されたインダクタ２３は、１つまたはそれ以上の金属層に製造される
。
【００２８】 この設計により、基板に対する損失が回避される。しかし、寄生サイリスタが
導通状態にスイッチされ回路を不所望の状態にロックすることを意味する、いわ
ゆるラッチアップの危険が増加する。図２の２７で示す上に置かれた回路方式（
circuit scheme）に注目されたい。これは特に高密度で詰め込まれた大規模回路
の場合である。
【００２９】 本発明は、ラッチアップに対する免疫が維持されていることを観察しつつ、基
板内の損失の問題を解決することを目標としている。この問題を解決する既知の
技術には、集積回路の量産と両立しえない複雑なプロセス・ステップが含まれて
いる。これについては、関連技術における考察を参照されたい。
【００３０】 提案する解決方法は、簡単に言うと、高抵抗率の基板を使用し、該基板の上で
、ラッチアップを介してロックされる傾向がある能動素子の下方に局部的に低抵
抗率の層を得て、インダクタが定義されることになっている領域の下方に局部的
に高抵抗率の層を得ることである。低抵抗率の層は、この後で適当な方法によっ
て接触する。
【００３１】 半導体デバイスの発明の実施例を、図３に示す。特にP-にドープされたシリコ
ンの層の高抵抗率の基板３１の上に、半導体デバイスに計画された能動素子とイ
ンダクタに一致する開口部をもつマスク（示さず）が置かれる。このマスクの開
口部を通したドーピングは、望ましくはイオン打ち込みによって達成され、低抵
抗率のP--にドープされた局部的な領域３３が形成される。
【００３２】 代替方法として、領域３３が基板ウエハーの一部を占めるようにする代わりに
、結晶構造、望ましくは高抵抗率のエピタキシャル層を、領域３３の層が形成さ
れる基板ウエハー上に堆積させてもよい。
【００３３】 得られた構造体の上方に、高抵抗率の結晶構造の層３５が形成され、この層の
中で、主として低抵抗率の局部的な層の真上に集積回路のデバイスが形成される
。望ましくはエピタキシャル成長法で層３５を堆積させるが、例えばボンディン
グによる別の方法で結晶構造の層を堆積させてもよい。
【００３４】 さらなる代替方法として、例えばイオン打ち込みにより基板の内側に低抵抗率
の層３３を形成してもよい。適切なイオン打ち込みエネルギーを選択することに
より、適当な深さで層を形成することができ、基板内に回路デバイスが直接製造
される。
【００３５】 回路デバイスの一部、つまり２つのトランジスタ３７、４１が図３に示されて
いる。これらの能動素子の上方に、この図の４３で示されているいくつかの未定
義の層を堆積させることができる。
【００３６】 チップの何らかの層、望ましくは上方の層にインダクタ４５が形成されるが、
このインダクタは、低抵抗率の層３３から横方向に離されて置かれなければなら
ない。インダクタ４５は、上方にある何らかの金属層、詳細には前記回路デバイ
ス３７、４１の電気接続に使用される層内にコイルとして設計されることが望ま
しい。このインダクタは、集積回路と共にチップ上にモノリシックで集積される
。
【００３７】 この点について、わずかに２つのさらなるプロセス・ステップ、つまり上述の
マスキング・ステップとドーピング・ステップを、量産と両立しうる既知のプロ
セス技術、特にVLSI（超大規模集積）技術に追加するだけであることに注意しな
くてはならない。
【００３８】 望ましくは、例えば、少なくとも１Ω・cmの十分高い抵抗率の基板３１は、イ
ンダクタ４５が低基板損失を示すように好適に構成され、また望ましくは、例え
ば、0.5Ω・cm以下の十分低い抵抗率の層３３は、回路デバイス３７、４１がラ
ッチアップを回避するように配置される。
【００３９】 １つの実施例における低抵抗率の層３３と回路デバイス３７、４１との間の距
離は、約１０ｕｍ以下である。低抵抗率の層３３とインダクタ４５との間の安全
に関する何らかの距離が、横方向で保証されることが望ましい。
【００４０】 実際問題として、チップには多数の回路デバイスと１つまたはいくつかのイン
ダクタを含めることができる。この点については、インダクタまたは複数のイン
ダクタの直下を除くどこにでも低抵抗率の層を配置することが可能であり、低抵
抗率の局部的層という語は、不適切になるかも知れない。ここでは、局部的層の
代わりにインダクタの下の高抵抗率の局部的な「島」と称してもよい。
【００４１】 低抵抗率の層３３は、この後で、領域の下の制御された電位を保証するため、
いろいろな方法で能動素子と接触することができる。
【００４２】 本発明の利点は、量産と完全に両立しうる集積回路を製造する既知のプロセス
技術を本発明が使用していることである。低損失のインダクタ用高抵抗率の基板
の利点は、集積回路の他の部分の安定性のために低抵抗率の基板の利点と組み合
わされている。
【００４３】 本発明は、上に説明し、図に示した実施例に限定されないことは勿論であるが
、特許請求の範囲内で修正されるうる。特に本発明は、この明細書で判ったドー
ピングのタイプ、部材、寸法または半導体デバイスの製造方法に限定されないこ
とは明らかである。
【図面の簡単な説明】
【図１】 基板、回路デバイスおよびインダクタを含み、基板の抵抗率が低い既知の半導
体デバイスの断面を示す図。
【図２】 基板、回路デバイスおよびインダクタを含み、基板の抵抗率が高い既知の半導
体デバイスの断面を示す図。
【図３】 本発明の一実施例による半導体デバイスの断面を示す図。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ )，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ， ＴＪ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ， ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，Ｃ Ｒ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＥＥ，ＥＳ，ＦＩ ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ， ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，Ｋ Ｚ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ， ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，Ｓ Ｋ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ (72)発明者 テイルステドト、オラ スウェーデン国 バリングビイ、エルスビ イベーゲン 32 Ｆターム(参考） 5F038 AZ05 EZ20 5F082 AA27 AA40 BA01 BA11 BA19 BA47 BC03 BC14

Claims (26)

    【特許請求の範囲】
  1. 【請求項１】 高抵抗率の半導体基板（３１）、前記基板内の能動素子（３
    ７、４１）および前記基板上方のインダクタ（４５）を含む、望ましくは高周波
    用の集積回路であって、前記回路デバイスと前記インダクタは主として横方向に
    離されて配置される集積回路において、低抵抗率の層（３３）は、前記能動素子
    （３７、４１）の下方で、かつ前記インダクタ（４５）から横方向に離されて配
    置されることを特徴とする前記集積回路。
  2. 【請求項２】 請求項１記載の集積回路において、前記低抵抗率の層（３３
    ）は、半導体基板の低抵抗率にドープされた一部からなる前記集積回路。
  3. 【請求項３】 請求項１または請求項２に記載の集積回路において、前記基
    板（３１）は、低基板損失のインダクタ（４５）を得るために高抵抗率を有し、
    前記低抵抗率の層（３３）は、前記能動素子がラッチアップを回避できるように
    十分低い抵抗率を有する前記集積回路。
  4. 【請求項４】 請求項１から請求項３のいずれかに記載の集積回路において
    、前記インダクタ（４５）は、望ましくは上方の金属層、詳細には、前記能動素
    子（３７、４１）を電気的に接続するために使用される、何らかの金属層内のコ
    イルからなる前記集積回路。
  5. 【請求項５】 請求項１から請求項４のいずれかに記載の集積回路において
    、前記低抵抗率の層（３３）と前記能動素子（３７、４１）の間の前記距離は、
    約１０ｕｍより短い前記集積回路。
  6. 【請求項６】 請求項１から請求項５のいずれかに記載の集積回路において
    、前記高抵抗率の基板は、１Ω・cm以上の抵抗率を有し、前記低抵抗率の層（３
    ３）は、0.5Ω・cm以下の抵抗率を有する前記集積回路。
  7. 【請求項７】 請求項１から請求項６のいずれかに記載の集積回路において
    、前記インダクタ（４５）と前記能動素子（３７、４１）は、モノリシックで集
    積されている前記集積回路。
  8. 【請求項８】 請求項１から請求項７のいずれかに記載の集積回路において
    、前記半導体部材は、シリコンである前記集積回路。
  9. 【請求項９】 請求項１から請求項８のいずれかに記載の集積回路において
    、該集積回路は、前記低抵抗率の層（３３）と前記インダクタ（４５）の間で横
    方向に何らかの安全距離をもって構成されている前記集積回路。
  10. 【請求項１０】 高抵抗率の半導体部材の基板（３１）、前記基板上の前記
    半導体部材の層、前記層内の能動素子（３７、４１）および前記層の上方のイン
    ダクタ（４５）を含む、望ましくは高周波用の集積回路において、前記回路デバ
    イスと前記インダクタは主として横方向に離されて配置されている集積回路であ
    って、前記能動素子（３７、４１）の下方に配置され、前記インダクタ（４５）
    から横方向に離された低抵抗率の層（３３）を特徴とする前記集積回路。
  11. 【請求項１１】 請求項１０記載の集積回路において、前記能動素子が形成
    される前記層は、エピタキシャル層である前記集積回路。
  12. 【請求項１２】 請求項１０記載の集積回路において、前記低抵抗率の層（
    ３３）は、前記基板と、前記能動素子が形成される層との間に形成される前記集
    積回路。
  13. 【請求項１３】 請求項１０記載の集積回路において、前記低抵抗率の層（
    ３３）は、低抵抗率にドーピングされる、前記基板の一部からなる前記集積回路
    。
  14. 【請求項１４】 請求項１０記載の集積回路において、前記低抵抗率の層（
    ３３）は、前記能動素子が形成される層の、前記層の低抵抗率にドーピングされ
    る一部からなる前記集積回路。
  15. 【請求項１５】 請求項１０から請求項１４のいずれかに記載の集積回路に
    おいて、前記基板（３１）は、低基板損失のインダクタ（４５）を得るために高
    抵抗率を有し、低抵抗率の前記基板（３３）は、前記能動素子がラッチアップを
    回避できるように十分低い抵抗率を有する前記集積回路。
  16. 【請求項１６】 請求項１０から請求項１５のいずれかに記載の集積回路に
    おいて、前記低抵抗率の層（３３）と前記能動素子（３７、４１）の間の前記距
    離は、約１０ｕｍより短い前記集積回路。
  17. 【請求項１７】 請求項１０から請求項１６のいずれかに記載の集積回路に
    おいて、前記高抵抗率の基板（３１）は、約１Ω・cm以上の抵抗率を有し、前記
    低抵抗率の層（３３）は、0.5Ω・cm以下の抵抗率を有する前記集積回路。
  18. 【請求項１８】 望ましくは高周波の用途を意図した集積回路を製造すると
    きの方法であって、 − 高抵抗率の半導体部材の基板（３１）を設けるステップと、 − 前記基板内に能動素子（３７、４１）を形成するステップと、 − 前記基板の上方にあり、前記能動素子（３７、４１）から主として横方向に
    離されたインダクタ（４５）を形成するステップと、 を含む方法において、 − 前記能動素子（３７、４１）の下方にあり、前記インダクタ（４５）から横
    方向に離されて低抵抗率の層（３３）を形成するステップ、 を特徴とする前記方法。
  19. 【請求項１９】 請求項１８記載の方法において、前記能動素子（３７、４
    １）の下方に形成される前記層（３３）は、前記能動素子と前記インダクタの形
    成前にマスキング・ステップとドーピング・ステップを介して得られ、前記マス
    キング・ステップは、前記集積回路の計画された能動素子通りの開口部をもつマ
    スクを前記基板の上に置くことを含み、前記ドーピング・ステップは、好ましく
    は、イオン打ち込みを介して、前記マスクの前記開口部を通して前記基板をドー
    ピングすることを含む前記方法。
  20. 【請求項２０】 請求項１８または請求項１９に記載の方法において、前記
    方法は、VLSI（超大規模集積）のような、量産に適している技術を使用すること
    によって実行される前記方法。
  21. 【請求項２１】 望ましくは高周波の用途を意図した集積回路を製造におけ
    る方法であって、 − 高抵抗率の半導体部材の基板（３１）を設けるステップと、 − 前記基板の上に前記同じ半導体部材の層を形成するステップと、 − 前記層内に能動素子（３７、４１）を形成するステップと、 − 前記層の上方にあり、前記能動素子（３７、４１）から主として横方向に離
    されたインダクタ（４５）を形成するステップと、 を含む方法において、 − 前記能動素子（３７、４１）の下方にあり、前記インダクタ（４５）から主
    として横方向に離された低抵抗率の層（３３）を形成するステップ、 を特徴とする前記方法。
  22. 【請求項２２】 請求項２１記載の方法において、前記低抵抗率の層（３３
    ）は、エピタキシャル成長法を介して形成される前記方法。
  23. 【請求項２３】 請求項２１または請求項２２に記載の方法において、前記
    低抵抗率の層（３３）は、前記基板と、前記能動素子が形成される前記層との間
    に形成される前記方法。
  24. 【請求項２４】 請求項２１または請求項２２に記載の方法において、前記
    低抵抗率の層（３３）は、前記能動素子が形成される前記層内にドーピングを介
    して形成される前記方法。
  25. 【請求項２５】 請求項２１または請求項２２に記載の方法において、前記
    低抵抗率の層（３３）は、前記能動素子と前記インダクタの形成前にマスキング
    ・ステップとドーピング・ステップを介して得られ、前記マスキング・ステップ
    は、前記集積回路の計画された能動素子通りの開口部をもつマスクを前記基板の
    上に置くことを含み、前記ドーピング・ステップは、好ましくは、イオン打ち込
    みを介して、前記マスクの前記開口部を通して前記基板をドーピングすることを
    含む前記方法。
  26. 【請求項２６】 請求項２１から請求項２６のいずれかに記載の方法におい
    て、該方法は、VLSI（超大規模集積）のような量産と両立しうる技術を使用する
    ことによって実行される前記方法。
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