JPH0669362A - 半導体装置 - Google Patents
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- JPH0669362A JPH0669362A JP4130349A JP13034992A JPH0669362A JP H0669362 A JPH0669362 A JP H0669362A JP 4130349 A JP4130349 A JP 4130349A JP 13034992 A JP13034992 A JP 13034992A JP H0669362 A JPH0669362 A JP H0669362A
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Abstract
(57)【要約】
【目的】半導体装置を高周波数で動作させるに際して、
表皮効果による見掛け上の配線抵抗の増加を抑え、動作
速度の低下を防ぐ。 【構成】例えば、第1層の配線は、その芯には絶縁体1
09を有し、この絶縁体109の周囲を金107,12
5aa,白金115aa,チタン・タングステン105
aa等の導電体材料が取り囲んでいる。
表皮効果による見掛け上の配線抵抗の増加を抑え、動作
速度の低下を防ぐ。 【構成】例えば、第1層の配線は、その芯には絶縁体1
09を有し、この絶縁体109の周囲を金107,12
5aa,白金115aa,チタン・タングステン105
aa等の導電体材料が取り囲んでいる。
Description
【0001】
【産業上の利用分野】本発明は半導体装置に関し、特に
高周波電流を用いる半導体装置の配線に関する。
高周波電流を用いる半導体装置の配線に関する。
【0002】
【従来の技術】2層の配線を有する半導体装置の断面図
である図6を参照すると、従来の半導体装置は、N+ 拡
散層202を有するP型シリコン基板201上にはこの
N+ 拡散層202に対して選択的にコンタクトホール2
04が設けられた絶縁膜203を有し、少なくともこの
コンタクトホール204を含む絶縁膜203上には下か
ら順にチタン・タングステン205a,白金215,お
よび主要配線材料である金207からなる第1層の配線
を有し、この第1層の配線に対して選択にスルーホール
214が設けられた層間絶縁膜206を有し、少なくと
もこのスルーホール214を含む層間絶縁膜206上に
は底面がチタン・タングステン205b,上面が主要配
線材料である金217からなる第2層の配線を有し、表
面保護膜である絶縁膜213を有している。3層以上の
配線を有する半導体装置では、第2層の配線に対するス
ルーホール,第3層の配線,等が繰り返されてなる。
である図6を参照すると、従来の半導体装置は、N+ 拡
散層202を有するP型シリコン基板201上にはこの
N+ 拡散層202に対して選択的にコンタクトホール2
04が設けられた絶縁膜203を有し、少なくともこの
コンタクトホール204を含む絶縁膜203上には下か
ら順にチタン・タングステン205a,白金215,お
よび主要配線材料である金207からなる第1層の配線
を有し、この第1層の配線に対して選択にスルーホール
214が設けられた層間絶縁膜206を有し、少なくと
もこのスルーホール214を含む層間絶縁膜206上に
は底面がチタン・タングステン205b,上面が主要配
線材料である金217からなる第2層の配線を有し、表
面保護膜である絶縁膜213を有している。3層以上の
配線を有する半導体装置では、第2層の配線に対するス
ルーホール,第3層の配線,等が繰り返されてなる。
【0003】ここで、主要配線材料である金207,2
17の代りに、アルミニウムあるいはアルミニウム合金
等を用いることもある。絶縁膜203としては、CVD
法あるいはプラズマCVD法によるシリコン酸化膜がよ
く用いられる。層間絶縁膜206としては、プラズマC
VD法によるシリコン酸化膜等の無機系の絶縁膜,有機
系もしくは無機系の塗布膜,あるいはこれらの複合膜が
用いられる。さらに、表面保護膜である絶縁膜213と
しては、ポリイミド等の有機系塗布膜がよく用いられ
る。なお、配線の主要材料からなる部分は、表面付近も
内部も同一金属でできている。
17の代りに、アルミニウムあるいはアルミニウム合金
等を用いることもある。絶縁膜203としては、CVD
法あるいはプラズマCVD法によるシリコン酸化膜がよ
く用いられる。層間絶縁膜206としては、プラズマC
VD法によるシリコン酸化膜等の無機系の絶縁膜,有機
系もしくは無機系の塗布膜,あるいはこれらの複合膜が
用いられる。さらに、表面保護膜である絶縁膜213と
しては、ポリイミド等の有機系塗布膜がよく用いられ
る。なお、配線の主要材料からなる部分は、表面付近も
内部も同一金属でできている。
【0004】
【発明が解決しようとする課題】上述の従来の配線構造
を有する半導体装置は、配線の表面付近も内部も同一金
属で構成されている。このため、この半導体装置を高周
波数で動作させるとき、配線を流れる高周波電流が、表
皮効果により配線の表面付近に集中して流れ、配線内部
の電流は小さくなり、見掛け上の配線の断面積が減少
し、配線抵抗が高くなり、高速動作に適さないという問
題がある。
を有する半導体装置は、配線の表面付近も内部も同一金
属で構成されている。このため、この半導体装置を高周
波数で動作させるとき、配線を流れる高周波電流が、表
皮効果により配線の表面付近に集中して流れ、配線内部
の電流は小さくなり、見掛け上の配線の断面積が減少
し、配線抵抗が高くなり、高速動作に適さないという問
題がある。
【0005】
【課題を解決するための手段】本発明の半導体装置は、
絶縁膜により取り囲まれ,かつ絶縁材料の周囲を導電体
材料が取り囲んでなる配線を有している。好ましくは、
この導電体材料が複数の材料からなり、この絶縁材料に
直接に接触する部分の導電体材料が金である。さらに好
ましくは、この配線の少なくとも底面において、絶縁膜
と直接に接触する部分の導電体材料が、チタンを含む金
属からなる。
絶縁膜により取り囲まれ,かつ絶縁材料の周囲を導電体
材料が取り囲んでなる配線を有している。好ましくは、
この導電体材料が複数の材料からなり、この絶縁材料に
直接に接触する部分の導電体材料が金である。さらに好
ましくは、この配線の少なくとも底面において、絶縁膜
と直接に接触する部分の導電体材料が、チタンを含む金
属からなる。
【0006】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【0007】2層の配線を有する半導体装置の断面図で
ある図1を参照すると、本発明の第1の実施例は、N+
拡散層102を有するP型シリコン基板101上にはこ
のN+ 拡散層102に対して選択的にコンタクトホール
104が設けられた絶縁膜103を有し、絶縁膜103
上に形成され,第1の配線を埋設するために選択的に第
1の溝124が設けられた第1の層間絶縁膜106aを
有し、コンタクトホール104,並びに溝124を埋設
した姿態で絶縁膜103上に設けられた金107を主要
配線材料とし,ポリイミド等からなる絶縁体109を芯
とする第1層の配線を有する。さらに上記第1の実施例
は、第1層の配線に対して選択的にスルーホール114
が設けられ,第1層の配線並に第1の層間絶縁膜上に設
けられた第2の層間絶縁膜106bを有し、第2の層間
絶縁膜106b上に形成され,第2の配線を埋設するた
めに選択的に第2の溝(図示せず)が設けられた第3の
層間絶縁膜(図示せず)を有し、スルーホール114並
びに第2の溝を埋設する姿態で第2の層間絶縁膜106
b上に設けられた金117を主要配線材料とし,ポリイ
ミド等からなる絶縁体119を芯とする第2層の配線を
有し、第2層の配線並びに第3の層間絶縁膜上に設けら
れた表面保護用の絶縁膜113を有する。
ある図1を参照すると、本発明の第1の実施例は、N+
拡散層102を有するP型シリコン基板101上にはこ
のN+ 拡散層102に対して選択的にコンタクトホール
104が設けられた絶縁膜103を有し、絶縁膜103
上に形成され,第1の配線を埋設するために選択的に第
1の溝124が設けられた第1の層間絶縁膜106aを
有し、コンタクトホール104,並びに溝124を埋設
した姿態で絶縁膜103上に設けられた金107を主要
配線材料とし,ポリイミド等からなる絶縁体109を芯
とする第1層の配線を有する。さらに上記第1の実施例
は、第1層の配線に対して選択的にスルーホール114
が設けられ,第1層の配線並に第1の層間絶縁膜上に設
けられた第2の層間絶縁膜106bを有し、第2の層間
絶縁膜106b上に形成され,第2の配線を埋設するた
めに選択的に第2の溝(図示せず)が設けられた第3の
層間絶縁膜(図示せず)を有し、スルーホール114並
びに第2の溝を埋設する姿態で第2の層間絶縁膜106
b上に設けられた金117を主要配線材料とし,ポリイ
ミド等からなる絶縁体119を芯とする第2層の配線を
有し、第2層の配線並びに第3の層間絶縁膜上に設けら
れた表面保護用の絶縁膜113を有する。
【0008】上記絶縁膜103並びに第2の層間絶縁膜
106b,第1の層間絶縁膜106a並びに第3の層間
絶縁膜は、それぞれシリコン酸化膜,シリコン窒化膜か
ら形成される。上記絶縁膜113は、シリコン窒化膜,
シリコン酸化膜,ポリイミド,あるいはこれらの複合膜
から形成される。上記第1層の配線は、上記絶縁体10
9の周囲を金125aa,および主要配線材料である金
107が取り囲み、この金125aaの下層に設けられ
た白金115aa,およびこの白金115aaの下層に
設けられたチタン・タングステン105aaを有する。
チタン・タングステン105aaは第1の溝124の側
面において第1の層間絶縁膜106aと直接に接触し、
第1層の配線の底面,ならびにコンタクトホール104
の側面において絶縁膜103と直接に接触し、さらにコ
ンタクトホール104の底面においてN+ 拡散層102
と直接に接触する。同様に、上記第2層の配線は、上記
絶縁体119の周囲を金125b,および主要配線材料
である金117が取り囲み、この金125bの下層に設
けられたチタン・タングステン105bを有する。チタ
ン・タングステン105bは第2の溝の側面において第
3の層間絶縁膜と直接に接触し、第2層の配線の底面,
ならびにスルーホール114の側面において第2の層間
絶縁膜106bと直接に接触し、さらにスルーホール1
14の底面において第1層の配線の金107と直接に接
触する。
106b,第1の層間絶縁膜106a並びに第3の層間
絶縁膜は、それぞれシリコン酸化膜,シリコン窒化膜か
ら形成される。上記絶縁膜113は、シリコン窒化膜,
シリコン酸化膜,ポリイミド,あるいはこれらの複合膜
から形成される。上記第1層の配線は、上記絶縁体10
9の周囲を金125aa,および主要配線材料である金
107が取り囲み、この金125aaの下層に設けられ
た白金115aa,およびこの白金115aaの下層に
設けられたチタン・タングステン105aaを有する。
チタン・タングステン105aaは第1の溝124の側
面において第1の層間絶縁膜106aと直接に接触し、
第1層の配線の底面,ならびにコンタクトホール104
の側面において絶縁膜103と直接に接触し、さらにコ
ンタクトホール104の底面においてN+ 拡散層102
と直接に接触する。同様に、上記第2層の配線は、上記
絶縁体119の周囲を金125b,および主要配線材料
である金117が取り囲み、この金125bの下層に設
けられたチタン・タングステン105bを有する。チタ
ン・タングステン105bは第2の溝の側面において第
3の層間絶縁膜と直接に接触し、第2層の配線の底面,
ならびにスルーホール114の側面において第2の層間
絶縁膜106bと直接に接触し、さらにスルーホール1
14の底面において第1層の配線の金107と直接に接
触する。
【0009】上記第1の実施例は2層の配線を有する半
導体装置であるが、3層以上にする場合、第3層目より
上の配線並びに絶縁膜並びにスルーホールの構造は第2
層の配線並びにスルーホール114並びに第2の層間絶
縁膜106b並びに第3の層間絶縁膜からなる構造と同
じである。白金115aaは、金107,125aaの
金が熱処理工程中にN+ 拡散層102中に拡散して、接
合破壊等の不良が発生することを防止するバリアメタル
として機能する。また、チタン・タングステン125a
a,125bは、それぞれ第1層の配線と絶縁膜103
との密着性,第2層の配線と第2の層間絶縁膜106b
との密着性を確保するために設けてある。
導体装置であるが、3層以上にする場合、第3層目より
上の配線並びに絶縁膜並びにスルーホールの構造は第2
層の配線並びにスルーホール114並びに第2の層間絶
縁膜106b並びに第3の層間絶縁膜からなる構造と同
じである。白金115aaは、金107,125aaの
金が熱処理工程中にN+ 拡散層102中に拡散して、接
合破壊等の不良が発生することを防止するバリアメタル
として機能する。また、チタン・タングステン125a
a,125bは、それぞれ第1層の配線と絶縁膜103
との密着性,第2層の配線と第2の層間絶縁膜106b
との密着性を確保するために設けてある。
【0010】上記第1の実施例は、第1層,および第2
層の配線が上述の構造をとるため、半導体装置を高周波
数で動作させるとき、絶縁体109,119等を取り囲
む導電体(金107並びに金125aa並びに白金11
5aa並びにチタン・タングステン105aa,金11
7並びに金125b並びにチタン・タングステン105
b)に表皮効果による電流が集中して流れるため、従来
の配線構造に比較して、見掛け上の配線抵抗を低減する
ことができる。
層の配線が上述の構造をとるため、半導体装置を高周波
数で動作させるとき、絶縁体109,119等を取り囲
む導電体(金107並びに金125aa並びに白金11
5aa並びにチタン・タングステン105aa,金11
7並びに金125b並びにチタン・タングステン105
b)に表皮効果による電流が集中して流れるため、従来
の配線構造に比較して、見掛け上の配線抵抗を低減する
ことができる。
【0011】表皮深さδを電流値Iが表面を流れる電流
値IS の1/e倍(eは自然対数の底)まで減衰する深
さと定義すると、絶縁体109,119を取り囲む金1
07,117の膜厚はδの2倍程度が好ましい。例え
ば、配線全体が金,配線の周囲の絶縁膜の比透磁率を
1,電流の周波数fを100GHzとすると、
値IS の1/e倍(eは自然対数の底)まで減衰する深
さと定義すると、絶縁体109,119を取り囲む金1
07,117の膜厚はδの2倍程度が好ましい。例え
ば、配線全体が金,配線の周囲の絶縁膜の比透磁率を
1,電流の周波数fを100GHzとすると、
【0012】
【0013】となり、金107,117の膜厚のして
は、0.5μm程度が望ましい。同様に、チタン・タン
グステン105aaと白金115aaと金125aaと
の合計膜厚,およびチタン・タングステン105bと金
125bとの合計膜厚も、0.5μm程度が望ましい。
だだし、ここでωは角周波数(2πf),σは導電体材
料(この場合金)の導電率,μは配線の周囲の透磁率で
ある。このように金109,119の膜厚を2σ程度に
設定しておけば、導電体材料膜の中央の深さでの電流値
は表面を流れる電流値の70%程度に保つことができ、
導電体材料全体にわたっての電流密度が均一に近くなる
ため、見掛け上の配線抵抗の増加を防ぐことができる。
金109,119の膜厚を2σより薄くすると、導電体
材料の断面積自体が小さくなり、抵抗は大きくなる。ま
た、金109,119の膜厚を2σより厚くすると、導
電体材料膜の中央の深さでの電流密度の小さくなる領域
が生じ、見掛け上の配線抵抗が増加し、いずれの場合に
も、高速動作には適さないことになる。
は、0.5μm程度が望ましい。同様に、チタン・タン
グステン105aaと白金115aaと金125aaと
の合計膜厚,およびチタン・タングステン105bと金
125bとの合計膜厚も、0.5μm程度が望ましい。
だだし、ここでωは角周波数(2πf),σは導電体材
料(この場合金)の導電率,μは配線の周囲の透磁率で
ある。このように金109,119の膜厚を2σ程度に
設定しておけば、導電体材料膜の中央の深さでの電流値
は表面を流れる電流値の70%程度に保つことができ、
導電体材料全体にわたっての電流密度が均一に近くなる
ため、見掛け上の配線抵抗の増加を防ぐことができる。
金109,119の膜厚を2σより薄くすると、導電体
材料の断面積自体が小さくなり、抵抗は大きくなる。ま
た、金109,119の膜厚を2σより厚くすると、導
電体材料膜の中央の深さでの電流密度の小さくなる領域
が生じ、見掛け上の配線抵抗が増加し、いずれの場合に
も、高速動作には適さないことになる。
【0014】半導体装置の製造方法を説明するための工
程順の断面図である図2並びに図3と図1とを併せて参
照すると、上記第1の実施例は、以下のように作成され
る。
程順の断面図である図2並びに図3と図1とを併せて参
照すると、上記第1の実施例は、以下のように作成され
る。
【0015】まず、P型シリコン基板101の表面にN
+ 拡散層102を形成し、CVD法またはプラズマCV
D法により、シリコン基板101上にシリコン酸化膜か
らなる絶縁膜103を形成する。この絶縁膜103の上
に、プラズマCVD法によるシリコン窒化膜を形成し、
さらに全面にフォトレジスト膜を形成した後、通常のエ
ッチバックを行ない、平坦な表面を有するシリコン窒化
膜からなる第1の層間絶縁膜106aを形成する。フォ
トリソグラフィ技術とドライエッチング,もしくはウェ
ットエッチング技術により、第1層の配線を形成する領
域の層間絶縁膜106aを除去し、第1の溝124を形
成する。さらにフォトリソグラフィ技術とドライエッチ
ング,もしくはウェットエッチング技術により、溝12
4の所定の部分の絶縁膜103を除去し、コンタクトホ
ール104を形成する〔図2(a)〕。
+ 拡散層102を形成し、CVD法またはプラズマCV
D法により、シリコン基板101上にシリコン酸化膜か
らなる絶縁膜103を形成する。この絶縁膜103の上
に、プラズマCVD法によるシリコン窒化膜を形成し、
さらに全面にフォトレジスト膜を形成した後、通常のエ
ッチバックを行ない、平坦な表面を有するシリコン窒化
膜からなる第1の層間絶縁膜106aを形成する。フォ
トリソグラフィ技術とドライエッチング,もしくはウェ
ットエッチング技術により、第1層の配線を形成する領
域の層間絶縁膜106aを除去し、第1の溝124を形
成する。さらにフォトリソグラフィ技術とドライエッチ
ング,もしくはウェットエッチング技術により、溝12
4の所定の部分の絶縁膜103を除去し、コンタクトホ
ール104を形成する〔図2(a)〕。
【0016】次に、スパッタ法により、全面にチタン・
タングステン105a,白金115a,金105aを順
次形成する。プラズマCVD法により、全面にシリコン
酸化膜を形成した後、リアクテブイオンエッチング(R
IE)によりこのシリコン酸化膜をエッチバックし、溝
124,並びにコンタクトホール104の側壁にのみシ
リコン酸化膜108からなるスペーサを形成する〔図2
(b)〕。
タングステン105a,白金115a,金105aを順
次形成する。プラズマCVD法により、全面にシリコン
酸化膜を形成した後、リアクテブイオンエッチング(R
IE)によりこのシリコン酸化膜をエッチバックし、溝
124,並びにコンタクトホール104の側壁にのみシ
リコン酸化膜108からなるスペーサを形成する〔図2
(b)〕。
【0017】次に、スピンコーティング,および熱処理
により、ポリイミドからなる絶縁膜を形成し、この絶縁
膜を酸素によるRIEによりエッチバックし、シリコン
酸化膜108の空隙にこのポリイミドからなる絶縁体1
09を形成する。このとき、絶縁体109の上面の位置
を層間絶縁膜106aの上面の位置より低くしておくこ
とが必要である〔図2(c)〕。
により、ポリイミドからなる絶縁膜を形成し、この絶縁
膜を酸素によるRIEによりエッチバックし、シリコン
酸化膜108の空隙にこのポリイミドからなる絶縁体1
09を形成する。このとき、絶縁体109の上面の位置
を層間絶縁膜106aの上面の位置より低くしておくこ
とが必要である〔図2(c)〕。
【0018】次に、イオンミーリング法によるエッチバ
ックにより、層間絶縁膜106aの上面が露出するまで
金125a,白金115a,チタン・タングステン10
5aを除去し、金125aa,白金115aa,チタン
・タングステン105aaを形成する。さらに、弗酸緩
衝液によるウェットエッチングにより、シリコン酸化膜
108を選択的に除去する〔図3(a)〕。
ックにより、層間絶縁膜106aの上面が露出するまで
金125a,白金115a,チタン・タングステン10
5aを除去し、金125aa,白金115aa,チタン
・タングステン105aaを形成する。さらに、弗酸緩
衝液によるウェットエッチングにより、シリコン酸化膜
108を選択的に除去する〔図3(a)〕。
【0019】次に、スパッタ法により全面にメッキの電
極として用いる金(図示せず)を形成し、電気メッキ法
により金を全面に形成する。その後、絶縁膜106aの
上面が露出するまでこの金をイオンミーリング法等によ
るエッチバックを行ない、溝124に埋設された姿態の
金107を形成し、第1層の配線の形成が完了する〔図
3(b)〕。
極として用いる金(図示せず)を形成し、電気メッキ法
により金を全面に形成する。その後、絶縁膜106aの
上面が露出するまでこの金をイオンミーリング法等によ
るエッチバックを行ない、溝124に埋設された姿態の
金107を形成し、第1層の配線の形成が完了する〔図
3(b)〕。
【0020】続いて、同様の手法により、平坦な表面を
有するシリコン酸化膜からなる第2の層間絶縁膜106
b,平坦な表面を有するシリコン窒化膜からなる第3の
層間絶縁膜(図示せず),第2の溝(図示せず),スル
ーホール114を形成し、さらにチタン・タングステン
膜105b,金125bを形成した後、ポリイミドから
なり第2層の配線の芯となる絶縁体119,および金1
17を形成し、第2層の配線を形成する。次に、全面に
絶縁膜113を形成し、本実施例による半導体装置の作
成は終了する〔図1〕。
有するシリコン酸化膜からなる第2の層間絶縁膜106
b,平坦な表面を有するシリコン窒化膜からなる第3の
層間絶縁膜(図示せず),第2の溝(図示せず),スル
ーホール114を形成し、さらにチタン・タングステン
膜105b,金125bを形成した後、ポリイミドから
なり第2層の配線の芯となる絶縁体119,および金1
17を形成し、第2層の配線を形成する。次に、全面に
絶縁膜113を形成し、本実施例による半導体装置の作
成は終了する〔図1〕。
【0021】半導体装置の製造方法を説明するための工
程順の断面図である図4,および図5を参照すると、本
発明の第2の実施例による半導体装置は、以下のように
作成される。
程順の断面図である図4,および図5を参照すると、本
発明の第2の実施例による半導体装置は、以下のように
作成される。
【0022】まず、P型シリコン基板101の表面にN
+ 拡散層102を形成し、CVD法またはプラズマCV
D法により、シリコン基板101上にシリコン酸化膜か
らなる絶縁膜103を形成する。この絶縁膜103に、
N+ 拡散層102に達するコンタクトホール104を形
成する。スパッタ法により、全面に膜厚100nm程度
のチタン・タングステン105a,膜厚60nm程度の
白金115a,および膜厚200nm程度の金125a
を順次形成する。スピンコーティング,および熱処理に
より、全面にポリイミドからなる第1の層間絶縁膜11
6aを形成する。プラズマCVD法により、全面にシリ
コン酸化膜110を形成する。フォトリソグラフィ技
術,ドライエッチング技術により、第1層の配線が形成
される領域のシリコン酸化膜110,層間絶縁膜116
aを順次除去して溝124aを形成する〔図4
(a)〕。
+ 拡散層102を形成し、CVD法またはプラズマCV
D法により、シリコン基板101上にシリコン酸化膜か
らなる絶縁膜103を形成する。この絶縁膜103に、
N+ 拡散層102に達するコンタクトホール104を形
成する。スパッタ法により、全面に膜厚100nm程度
のチタン・タングステン105a,膜厚60nm程度の
白金115a,および膜厚200nm程度の金125a
を順次形成する。スピンコーティング,および熱処理に
より、全面にポリイミドからなる第1の層間絶縁膜11
6aを形成する。プラズマCVD法により、全面にシリ
コン酸化膜110を形成する。フォトリソグラフィ技
術,ドライエッチング技術により、第1層の配線が形成
される領域のシリコン酸化膜110,層間絶縁膜116
aを順次除去して溝124aを形成する〔図4
(a)〕。
【0023】次に、プラズマCVD法により再び全面に
シリコン酸化膜を形成した後、RIEによるエッチバッ
クを行ない、スペーサとなるシリコン酸化膜118を形
成する。このとき、シリコン酸化膜110の膜厚は薄く
なり、これはシリコン酸化膜110aとなる。上記第1
の実施例と同様の方法により、ポリイミドからなる絶縁
体109を形成する〔図4(b)〕。
シリコン酸化膜を形成した後、RIEによるエッチバッ
クを行ない、スペーサとなるシリコン酸化膜118を形
成する。このとき、シリコン酸化膜110の膜厚は薄く
なり、これはシリコン酸化膜110aとなる。上記第1
の実施例と同様の方法により、ポリイミドからなる絶縁
体109を形成する〔図4(b)〕。
【0024】次に、弗酸緩衝液によるウェットエッチン
グにより、シリコン酸化膜118,110aを選択的に
除去する。層間絶縁膜116aをマスクとし,金125
aを電極として用いる電気メッキ法により、金107a
を形成する〔図4(c)〕。
グにより、シリコン酸化膜118,110aを選択的に
除去する。層間絶縁膜116aをマスクとし,金125
aを電極として用いる電気メッキ法により、金107a
を形成する〔図4(c)〕。
【0025】次に、ポリイミドからなる第1の層間絶縁
膜を選択的に除去する。このとき、ポリイミドからなる
絶縁体109は、周囲が金107a,および金125a
により取り囲まれているため、除去されない。イオンミ
ーリング法によるエッチバックにより、絶縁膜103の
上面が露出するまで金125a,白金115a,チタン
・タングステン105aを除去し、金125ab,白金
115ab,チタン・タングステン105abを形成す
る。このとき、金107aの膜厚は減少し、金107a
aとなる。これにより、第1層の配線の形成が終了する
〔図5(a)〕。
膜を選択的に除去する。このとき、ポリイミドからなる
絶縁体109は、周囲が金107a,および金125a
により取り囲まれているため、除去されない。イオンミ
ーリング法によるエッチバックにより、絶縁膜103の
上面が露出するまで金125a,白金115a,チタン
・タングステン105aを除去し、金125ab,白金
115ab,チタン・タングステン105abを形成す
る。このとき、金107aの膜厚は減少し、金107a
aとなる。これにより、第1層の配線の形成が終了する
〔図5(a)〕。
【0026】次に、プラズマCVD法により膜厚が第1
層の配線の膜厚より厚いシリコン酸化膜を形成し、上述
の手法により、平坦な表面を有するシリコン酸化膜から
なる第2の層間絶縁膜126を形成する。さらにスルー
ホール114の形成、チタン・タングステン105b,
金125bの形成、ポリイミドからなる第3の層間絶縁
膜(図示せず),第2の溝(図示せず),等を形成し、
第2の溝にポリイミドからなる絶縁体119を形成し、
電気メッキ法により金117を形成し、第2のポリイミ
ド膜の除去,金117をマスクにしたイオンミーリング
により第2層の配線を形成し、表面保護膜である絶縁膜
113を形成する〔図5(b)〕。
層の配線の膜厚より厚いシリコン酸化膜を形成し、上述
の手法により、平坦な表面を有するシリコン酸化膜から
なる第2の層間絶縁膜126を形成する。さらにスルー
ホール114の形成、チタン・タングステン105b,
金125bの形成、ポリイミドからなる第3の層間絶縁
膜(図示せず),第2の溝(図示せず),等を形成し、
第2の溝にポリイミドからなる絶縁体119を形成し、
電気メッキ法により金117を形成し、第2のポリイミ
ド膜の除去,金117をマスクにしたイオンミーリング
により第2層の配線を形成し、表面保護膜である絶縁膜
113を形成する〔図5(b)〕。
【0027】上記第2の実施例では、層間絶縁膜にシリ
コン窒化膜が使用されないため、第1の実施例に比較し
て、寄生容量が小さくなり、高周波数で動作させる半導
体装置にはより適している。
コン窒化膜が使用されないため、第1の実施例に比較し
て、寄生容量が小さくなり、高周波数で動作させる半導
体装置にはより適している。
【0028】
【発明の効果】以上説明したように本発明の半導体装置
は、絶縁材料の周囲を導電体材料が取り囲んでなる配線
を有するため、高周波数で動作させたときでも表皮効果
による配線抵抗の見掛け上の増加を抑えることができ、
高速動作を維持することができるという効果を有する。
は、絶縁材料の周囲を導電体材料が取り囲んでなる配線
を有するため、高周波数で動作させたときでも表皮効果
による配線抵抗の見掛け上の増加を抑えることができ、
高速動作を維持することができるという効果を有する。
【図1】本発明の第1の実施例を説明するための断面図
である。
である。
【図2】上記第1の実施例による半導体装置の形成方法
を説明するための工程順の断面図である。
を説明するための工程順の断面図である。
【図3】上記第1の実施例による半導体装置の形成方法
を説明するための工程順の断面図である。
を説明するための工程順の断面図である。
【図4】本発明の第2の実施例をその形成方法に沿って
説明するための工程順の断面図である。
説明するための工程順の断面図である。
【図5】本発明の第2の実施例をその形成方法に沿って
説明するための工程順の断面図である。
説明するための工程順の断面図である。
【図6】従来の半導体装置を説明するための断面図であ
る。
る。
101,201 P型シリコン基板 102,202 N+ 拡散層 103,113,203,213 絶縁膜 104,204 コンタクトホール 105a,105aa,105ab,105b チタ
ン・タングステン 106a,106b,116,126,206 層間
絶縁膜 107,107a,107aa,117,125a,1
25aa,125ab,125b,207,217
金 108,110,110a,118 シリコン酸化膜 109,119 絶縁体 114,214 スルーホール 115a,115aa,115ab,215 白金 124,124a 溝
ン・タングステン 106a,106b,116,126,206 層間
絶縁膜 107,107a,107aa,117,125a,1
25aa,125ab,125b,207,217
金 108,110,110a,118 シリコン酸化膜 109,119 絶縁体 114,214 スルーホール 115a,115aa,115ab,215 白金 124,124a 溝
Claims (3)
- 【請求項1】 絶縁膜により取り囲まれ,かつ絶縁材料
の周囲を導電体材料が取り囲んでなる配線を有すること
を特徴とする半導体装置。 - 【請求項2】 前記導電体材料が複数の材料からなり、
前記絶縁材料に直接に接触する部分の前記導電体材料が
金であることを特徴とする請求項1記載の半導体装置。 - 【請求項3】 前記配線の少なくとも底面において、前
記絶縁膜と直接に接触する部分の前記導電体材料が、チ
タンを含む金属からなることを特徴とする請求項2記載
の半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4130349A JP2924450B2 (ja) | 1992-05-22 | 1992-05-22 | 半導体装置 |
US08/065,629 US5479053A (en) | 1992-05-22 | 1993-05-21 | Semiconductor device with conductor clad insulator wiring |
US08/494,538 US5592023A (en) | 1992-05-22 | 1995-06-26 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4130349A JP2924450B2 (ja) | 1992-05-22 | 1992-05-22 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0669362A true JPH0669362A (ja) | 1994-03-11 |
JP2924450B2 JP2924450B2 (ja) | 1999-07-26 |
Family
ID=15032273
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4130349A Expired - Fee Related JP2924450B2 (ja) | 1992-05-22 | 1992-05-22 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (2) | US5479053A (ja) |
JP (1) | JP2924450B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016521457A (ja) * | 2013-04-18 | 2016-07-21 | フォルシュングスツェントルム・ユーリッヒ・ゲゼルシャフト・ミット・ベシュレンクテル・ハフツング | 改善された導電率を有する高周波数導電体 |
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---|---|---|---|---|
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US5563089A (en) * | 1994-07-20 | 1996-10-08 | Micron Technology, Inc. | Method of forming a bit line over capacitor array of memory cells and an array of bit line over capacitor array of memory cells |
JP3599199B2 (ja) | 1994-08-31 | 2004-12-08 | 富士通株式会社 | 多層配線を有する半導体装置の製造方法 |
JP2679680B2 (ja) * | 1995-04-24 | 1997-11-19 | 日本電気株式会社 | 半導体装置の製造方法 |
EP0940848A3 (en) * | 1998-03-05 | 2000-03-22 | Interuniversitair Micro-Elektronica Centrum Vzw | A low-loss conductive pattern and a method for fabrication thereof |
US6147404A (en) * | 1999-05-24 | 2000-11-14 | Advanced Micro Devices, Inc. | Dual barrier and conductor deposition in a dual damascene process for semiconductors |
US6770822B2 (en) * | 2002-02-22 | 2004-08-03 | Bridgewave Communications, Inc. | High frequency device packages and methods |
US6667549B2 (en) | 2002-05-01 | 2003-12-23 | Bridgewave Communications, Inc. | Micro circuits with a sculpted ground plane |
US8581113B2 (en) | 2007-12-19 | 2013-11-12 | Bridgewave Communications, Inc. | Low cost high frequency device package and methods |
CN102299177B (zh) * | 2010-06-22 | 2014-12-10 | 中国科学院微电子研究所 | 一种接触的制造方法以及具有该接触的半导体器件 |
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JPH0354828A (ja) * | 1989-07-24 | 1991-03-08 | Oki Electric Ind Co Ltd | 半導体装置の複合導電層、複合導電層を用いたキャパシタおよび複合導電層の穴開け方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
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US4581291A (en) * | 1983-12-29 | 1986-04-08 | Bongianni Wayne L | Microminiature coaxial cable and methods manufacture |
KR900003618B1 (ko) * | 1986-05-30 | 1990-05-26 | 후지쓰가부시끼가이샤 | 반도체장치 및 그 제조방법 |
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JPH03165037A (ja) * | 1989-11-24 | 1991-07-17 | Seiko Epson Corp | 半導体装置 |
JP2887985B2 (ja) | 1991-10-18 | 1999-05-10 | 日本電気株式会社 | 半導体装置及びその製造方法 |
JP2924450B2 (ja) * | 1992-05-22 | 1999-07-26 | 日本電気株式会社 | 半導体装置 |
-
1992
- 1992-05-22 JP JP4130349A patent/JP2924450B2/ja not_active Expired - Fee Related
-
1993
- 1993-05-21 US US08/065,629 patent/US5479053A/en not_active Expired - Fee Related
-
1995
- 1995-06-26 US US08/494,538 patent/US5592023A/en not_active Expired - Fee Related
Patent Citations (2)
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JPS63155644A (ja) * | 1986-12-18 | 1988-06-28 | Matsushita Electronics Corp | 半導体装置 |
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Also Published As
Publication number | Publication date |
---|---|
US5479053A (en) | 1995-12-26 |
JP2924450B2 (ja) | 1999-07-26 |
US5592023A (en) | 1997-01-07 |
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