TW536807B - Inductance element and semiconductor device - Google Patents

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536807 A 7 B7 五、發明説明（1) (發明之領域） (請先閱讀背面之注意事項再填寫本頁) 本發明係關於一種電感元件及內設該電感元件的半導 體裝置，尤其是關於一種低損失之電感元件之構造者。 (發明之背景） 近年來，隨著手機等之可攜式通信機器之急速小型化 ，將使用於此些機器之I C (Integrated Circuit) ，L S I (large-scale integration)等之高頻積體電路，製作於矽半 導體基板上之電路而可提高所實現之要求。 在高頻積體電路，除了電晶體、電阻、電容等之受動 元件之外還需要電感元件。所以，爲了實現使用此種高頻 積體電路的機器之小型化，也包含著電感元件，須將上述 全部受動元件形成在矽半導體基板上。一般矽I C用之電 感元件係經由絕緣膜設在矽半導體上，例如將鋁（A 1 ) 等帶狀導電膜藉由螺旋狀（旋渦狀）地捲繞或蛇行所形成 〇 經濟部智慧財產局員工消費合作社印製 以下，參照第8圖及第9圖說明習知之電感元件之構 成。第8圖係表示習知之半導體裝置的電感元件形成部之 槪略構成的俯視圖。又，第9圖係表示圖示於第8圖之半 導體裝置之電感元件形成部的D - D ’箭視剖視圖。又， 在第8圖中爲了說明之方便，省略了表示於第9圖之絕緣 膜5 ’ 6 ，7的顯不，同時在各構成要素每一個均施以修 飾。亦即，在第8圖中，相同構成要素賦予相同模樣。 如第9圖所币，習知之電感兀件係具有：在形；半導體 -4- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 536807 A7 B7 ___ 一 五、發明説明（含 (請先閱讀背面之注意事項再填寫本頁) 基板等之半導體基板4的主面上，絕緣膜5，6依該順序 地形成。而在其上面，形成有與下述之導電膜圖案1所構 成的電感部之一方端子連接的連接端子3 ’在覆蓋該連接 配線3之絕緣膜7上，如第8圖所示’形成有螺旋狀（旋 滑狀）之導電膜圖案1所構成的電感部之構成。 該螺旋狀之導電膜圖案1所構成的電感部，係在其螺 旋之大約中心部，形成該電感元件的上述一方之端子（引 出端子）。電感部係在上述端子，亦即在該螺旋之大約中 心部經由通路孔（未圖示）而與上述連接配線3相連接。 上述連接配線3係作爲與上述電感元件之外部連接用 之引出配線，從上述電感部引起至外部而被使用。上述電 感元件係作爲內設於半導體裝置，亦即內設或外設於半導 體裝置之半導體基板而被使用。例如在半導體裝置的半導 體基板使用上述半導體基板4，則上述電感元件係與設在 上述半導體基板4之主面上的構成L S I等積體電路之電 晶體（未圖示）等電氣式地連接的電極焊接點（未圖示） 等電氣式地連接而被使用著。 經濟部智慧財產局員工消費合作社印製 然而，在具有上述構造的習知電感元件中，藉由流在 構成上述電感部的導電膜圖案1之電流的電磁感應作用， 當電流流在上述電感部時，過電流發生在上述半導體基板 4之表面。因此，因上述半導體基板4具有之電阻成分。 會產生通過電感部之高頻信號之反射及損失。結果，眾知 在習知之電感元件會降低作爲電感元件整體之能力。 一般地，電感元件係很多被使用在高頻帶。然而，在 -5- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 536807 Α7 Β7 五、發明説明（3) (請先閱讀背面之注意事項再填寫本頁) 半導體基板4之此種信號損失，係在高頻帶中特別地可顯 著地看到。電感元件係藉由構成上述電感部之導電膜圖案 1之形狀等所發生的寄生成分會使其特性有很大劣化。 所以，上述習知之電感元件係在半導體基板4中，相 當於螺旋狀之導電膜圖案1之下方的領域的信號損失極大 ，因而在高頻帶中無法良好地使用。 作爲該改善對策，在日本國公開特許公報特開平6 -181289號公報（公開日1994年6月28日）， 揭示著近接於形成在上述半導體基板4上的導電膜圖案1 ，形成被接地之金屬薄膜，匹配特性阻抗，俾減低高頻信 號之反射或損失的電感元件。 具體來說，上述日本國公開特許公報特開平6 -1 8 1 2 8 9號公報所記載之電感元件，係藉將電感部形 成在被接地之金屬薄膜上，以減少對於因流在電感部之電 流之電磁感應作用所產生的半導體基板4之影響，而減低 在上述半導體基板4之is號ί貝失’亦即減低特性損失。 經濟部智慧財產局員工消費合作社印製 以下參照第1 0圖及第1 1圖說明記載於上述日本國 公開特許公報特開平6 - 1 8 1 2 8 9號公報的半導體裝 置之電感元件。第1 0圖係表示記載於上述日本國公開特 許公報特開平6 - 1 8 1 2 8 9號公報的半導體裝置之電 感元件形成部之槪略構成的俯視圖。又，第1 1圖係表示 圖示於第1 0圖之半導體裝置之Ε - Ε ’線箭視剖視圖。 又，在第1 0圖中，爲了說明之方便，省略了表示於第 1 1圖之絕緣膜5，6，7之顯示，同時在各構成要件每 -6 - 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） 536807 A7 B7 五、發明説明（4 一個施以修飾。亦即，在第1 〇圖中，在相同構成要件上 賦予相同模樣。又，在以下之說明中，對於具有與表示於 上述第8圖及第9圖的構成要素相同功能的構成要素，賦 予相同記號，而省略了其說明。 在上述半導體裝置，係在半導體基板4之主面上，作 爲第一絕緣膜形成絕緣膜5，而在其上面，形成接地金屬 膜（接地電位層）的金屬薄膜2，成爲覆蓋除了周邊部的 半導體基板4之大約全面。在該半導體裝置中，以成爲第 二絕緣膜之絕緣膜6覆蓋該金屬薄膜2之後，將成爲與電 感部之外部連接用之引出配線的連接配線3形成於該絕緣 膜6上。又，上述半導體裝置係形成成爲第三絕緣膜之絕 緣膜7能覆蓋該連接配線3，而在其上面，具有螺旋狀（ 旋渦狀）地形成構成電感部的導電膜圖案1之構成。 然而，記載於上述日本國公開特許公報特開平6 -1 8 1 2 8 9號公報的半導體裝置之電感元件，係在形成 於半導體基板4之主面上的絕緣膜5上，形成被接地之金 屬薄膜2之故，因而上述導電膜圖案1或連接配線3與金 屬薄膜2在上述半導體基板4之疊層方向互相重疊部分形 成寄生電容。亦即，在上述導電膜圖案1與被接地之金屬 薄膜2之間，以及在成爲該導電膜圖案1之引出配線的連 接配線3與金屬薄膜2之間，形成寄生電容。所以，上述 電感元件係與表示於第8圖及第9圖的電感元件相比較， 成爲可減少相當於從半導體基板4之表面一直到金屬薄膜 2之下面的距離的絕緣膜5之膜厚分量，從上述導電膜圖 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 、1· 經濟部智慧財產局員工消費合作社印製
536807 A7 B7 五、發明説明（5) (請先閱讀背面之注意事項再填寫本頁) 案1或連接配線3 —直到接地面（接地電位層）之厚度。 所以，在記載於上述日本國公開特許公報特開平6 一 1 8 1 2 8 9號公報的半導體裝置之電感元件’係寄生電 容（寄生成分）增加了上述絕緣膜5之膜厚分量’而使用 作爲高頻用之電感元件時，該分量產生信號位準之衰減。 所以，在記載於上述日本國公開特許公報特開平6 一 1 8 1 2 8 9號公報的電感元件中’發生在構成電感部之 導電膜圖案1與金屬薄膜2之間的寄生電容’成爲劣化電 感元件之特性，甚至於劣化內設該電感元件之半導體裝置 之特性的原因。 亦即，期望低損失之電感元件，亦即可抑制半導體基 板4所具有之電阻成所產生之信號損失的高性能電感元件 ，以及使用此種電感元件之半導體裝置之開發° (發明之槪要） 本發明係鑑於上述習知之缺點問題而創作者’其目的 係在於提供一種抑制半導體基板之信號損失’且比習知減 低寄生電容的電感元件及半導體裝置。 經濟部智慧財產局員工消費合作社印製 本發明的電感元件係爲了解決上述課題’在半導體基 板上，經由絕緣膜，形成有能具所定電感値地事先設定之 第一導電膜圖案所構成的電感部，而在相當於上述半導體 基板表面之至少上述第一導電膜圖案之下方的領域’形成 有比具接地電位之上述半導體基板較高不純物濃度的不純 物領域，爲其特徵者。 -8- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X：297公釐） 536807 A7 ___B7 ______ 五、發明説明（6) (請先閱讀背面之注意事項再填寫本頁) 依照上述之構成，在相當於上述半導體基板表面之至 少上述第一導電膜圖案之下方的領域，形成有比具接地電 位的上述半導體基板較高不純物濃度的不純物領域。所以 ，可提供一種減低起因於流在上述電感部之電流的電磁感 應作用之通過上述電感部的高頻信號之反射及損失，並可 抑制降低表示對於頻率之該電感元件之性能之Q値的高性 能之電感元件。 又，依照上述之構成，與上述日本國公開特許公報特 開平6 - 1 8 1 2 8 9號公報相比較，可增加電感部與接 地面，亦即使用作爲接地電位層之層或領域之間的膜厚（ 間隔）之厚度，結果，可減低寄生電容。所以可減低上述 寄生電容所產生之信號位準之衰減。 本發明之半導體裝置係爲了解決上述課題。具備本發 明之上述電感元件，爲其特徵者。上述電感元件係內設於 上述半導體裝置較理想。 經濟部智慧財產局員工消費合作社印製 依照上述構成，上述半導體裝置例如內設上述電感元 件，即可減低起因於流在上述電感元件之電感部之電流的 電磁感應作用之通過上述半導體基板之上述電感部的高頻 信號之反射及損失，並可抑制降低表示對於頻率之該電感 元件之性能的Q値。又同時地可提供一種可減低寄生電容 ，又具高性能之電感特性的半導體裝置。 又，依照上述構成，上述半導體裝置係上述電感元件 由構成半導體裝置之積體電路所形成之半導體基板’例如 上述半導體基板之積體電路形成部（元件形成部）’與上 -9- 本紙張尺度適用中國國家標隼（CNS ) A4規格（210X 297公釐） 536807 A7 B7 五、發明説明（7) 述不純物領域被分離之故，因而也可防止雜訊對於其他元 件之影響。 (請先閲讀背面之注意事項再填寫本頁) 本發明之其他目的，特徵及優異處，係可由以下之說 明可以充分瞭解。又，本發明之利益係參照所附圖式之以 下說明將更明白。 (發明之實施形態） (實施形態1 ) 對於本發明之實施一形態依據第1圖至第5圖以及第 1 2圖加以說明如下所述。 經濟部智慧財產局員工消費合作社印製 第1圖係表示本實施形態的半導體裝置之電感元件形 成部之槪略構成的俯視圖。又，第2圖係表示圖示於第1 圖之半導體裝置的A — A ’線箭視剖視圖。又，第4圖及 第5圖係將本實施形態的電感元件與半導體裝置之電路部 之連接例子以圖示於第1圖的半導體裝置之B — B ’線箭 視剖面所表示的圖式。又，在第1圖中，爲了說明之方便 ，省略表示於第2圖之絕緣膜5，6，7之顯示，同時在 各構成要素每一個施以修飾。亦即，在第1圖中，在相同 構成要素，賦予相同模樣。又，在以下之說明中，對於具 有與習知技術所示之構成要素相同功能的構成要素，賦予 相同記號而省略其說明。 本實施形態的電感元件，係使用作爲內設於半導體裝 置，亦即內設或外設於半導體裝置之半導體基板。如第2 圖所示，上述電感元件係在電感元件4上，經由絕緣膜（ -10- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 536807 A7 B7_ 五、發明説明（泠 在本實施形態爲絕緣膜5，6，7 ) ’具有設置導電膜圖 案1 (第一導電膜圖案）所構成的電感部之構成。 {請先閲讀背面之注意事項再填寫本頁) 上述電感元件係具備：半導體基板4，不純物領域9 ，絕緣膜5 (第一絕緣膜），絕緣膜（第二絕緣膜），絕 緣膜7 (第三絕緣膜），導電膜8 (第二導電膜圖案）， 連接配線3 (第三導電膜圖案），上述導電膜圖案1 ，接 觸孔1 0 (通路孔），及通路孔1 1 (參照第4圖及第5 圖）。 上述不純物領域9係形成於上述半導體基板4表面。 又，上述絕緣膜5 (第一絕緣膜）’絕緣膜6 (第二絕緣 膜），絕緣膜7 (第三絕緣膜），導電膜8 (第二導電膜 圖案），連接配線3 (第三導電膜圖案），係形成於上述 半導體基板4上。又，上述接觸孔1 〇 (通路孔）係電氣 式地連接上述導電膜8與不純物領域9。又，上述通路孔 1 1係電氣式地連接上述連接配線3與導電膜圖案1。 經濟部智慧財產局員工消費合作社印製 上述電感元件，亦即使用形成上述電感部之半導體基 板4以形成半導體裝置，有例如在該半導體基板4本體上 ，形成L S I等積電路。又欲形成上述半導體裝置，有在 此些積體電路所形成的半導體基板上’安裝形成上述電感 部的半導體基板4。或是，欲形成上述半導體裝置，有將 包含形成該電感部之半導體基板4的複數半導體基板安裝 於導線架的半導體基板裝載部上，而將此些半導體基板收 容在一封裝等之例子。 亦即，若上述電感元件係能得到所定之電感特性，則 -11 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） 536807 A7 B7 五、發明説明（9) (請先閲讀背面之注意事項再填寫本頁) 被配線化，而內設於構成L S 1之電晶體等的半導體基板 也可以。又，若上述電感元件係能得到所定之電感特性’ 則被零件化’而外設於構成L S I之電晶體等的半導體基 板也可以。 然而在形成上述電感部的半導體基板4本身’形成 L S I等之積體電路，藉由利用配線圖案而構成電感元件 ，可刪減零件數，而可減低生產費用。 以下，在本實施形態中’主要例舉在形成上述電感部 的半導體基板4本身，形成有L S I等積體電路時’亦βρ ，上述電感元件內設於L S I等之積體電路所形成的半導 體裝置之半導體基板的情形，加以說明。 在上述電感元件之半導體基板4表面（主面），比該 半導體基板4較高不純物濃度的不純物領域9除了例如上 述半導體基板4之周緣部之外，形成在電感部形成部的半 導體基板4表面（主面）之大約所有全領域。具體來說， 如第1圖及第2圖所示，上述不純物領域9，在半導體基 板4中，形成於相當於上述導電膜圖案1之形成領域之下 方的領域之所有全領域。 經濟部智慧財產局員工消費合作社印製 又，在上述半導體基板4之表面（主面）上，例如在 上述半導體基板4之周緣部的上述半導體基板4之表面（ 主面）上，形成有構成L S I等之積體電路的未圖示的電 晶體（例如表示於第4圖之電晶體2 0 )等。 在上述半導體基板4主面之周緣部，例如露出地設有 用以將導電膜8之接地或導電膜圖案1等電氣式地連接於 -12- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 經濟部智慧財產局員工消費合作社印製 536807 A7 B7 五、發明説明（Φ 形成在半導體基板4之積體電路所設置的未圖示之電極焊 接點（連接電極，接地端子）也可以。藉著設置上述電極 焊接點，構成L S I等之積體電路之電晶體，係例如也可 使用作爲電氣式地連接於該電極焊接點。 在本實施形態中，作爲半導體基板4，使用P型之砂 半導體基板，而在其表面（主面），具有與上述半導體基 板4具相同極性的p型不純物領域9所形成的構成。 在本實施形態中，上述不純物領域9係使用作爲接地 領域（接地電位層）。又如第2圖所示，在形成有上述不 純物領域9的半導體基板4之主面上，能覆蓋上述不純物 領域9地形成有作爲第一絕緣膜之絕緣膜5。又如第1圖 及第2圖所示，作爲第二導電膜圖案，形成有將上述不純 物領域9作爲接地電位所用的被接地的導電膜8。又，上 述導電膜8係避開構成上述電感部的導電膜圖案1以及相 當於成爲該電感部之引出配線的連接配線3之下方的領域 ，而形成於例如該領域以外的領域。 亦即，配置成不會與導電膜圖案1重疊，因而可增大 導電膜圖案1及與該導電膜圖案1相對向之接地面〔亦即 接地領域（接地電位層）〕之間的間隔。因此，成爲可減 低發生在導電膜圖案1 ，及接地領域（接地電位層），本 實施形態中係不純物領域9之間的寄生電容。 又，上述導電膜8配置成不會與連接配線3重疊，因 而可增大連接配線3，及與該連接配線3相對向之接地面 〔亦即接地領域（接地電位層）〕之間的間隔。因此，成 (請先閲讀背面之注意事項再填寫本頁)
本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -13- 536807 A7 _B7_ 五、發明説明（1)l 爲可減低發生在連接配線3，及接地領域（接地電位層） ’本實施形態中係不純物領域9之間的寄生電容。 (請先閱讀背面之注意事項再填寫本頁) 如第2圖所示，在上述絕緣膜5，於上述導電膜8形 成領域之下方設有接觸孔1 0。又，上述不純物領域9係 經由該接觸孔1 0與上述導電膜8電氣式地連接。 在上述絕緣膜5上，能覆蓋上述導電膜8地設有成爲 第二絕緣膜之絕緣膜6。又，在上述絕緣膜6上面，形成 有對於導電膜圖案1之一方的端子之引出配線，亦即，成 爲上述電感部之連接用引出配線的導電膜（導電膜圖案） 所構成連接配線3。又，在覆蓋該連接配線3的第三絕緣 膜之絕緣膜7上，形成有構成電感部的帶狀導電膜所構成 的上述導電膜圖案1。 如第1圖所示，上述導電膜圖案1係藉由螺旋狀（旋 渦狀）之配線圖案所構成。上述螺旋狀之導電膜圖案1係 在其螺旋之大約中心部，形成該導電膜圖案1之上述一方 之端子（引出用端子）。上述螺旋狀導電膜圖案1係上述 端子，亦即在其螺旋之大約中心部經由通路孔1 1 (例如 經濟部智慧財產局員工消費合作社印製 參照第4圖）而與上述連接配線3之一端相連接。又連接 配線3之另一端係與露出於半導體基板4之主面的周緣部 之未圖示之電極焊接點、或與電路部之電晶體（例如表示 於第4圖的電晶體2 0 )等相連接。 亦即，上述連接配線3係將上述導電膜圖案1 ，使用 作爲形成在半導體基板4主面之周緣部的上述電極焊接點 ，亦即，使用作爲連接於形成在上述半導體基板4之積體 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） _ ^ 536807 A7 B7 五、發明説明（1)2 (請先閲讀背面之注意事項再填寫本頁) 電路等的電極焊接點、或是與積體電路等之電路部的電晶 體#連接的導線部。又，上述導電膜圖案1係經由上述通 路孔1 1 ’藉著上述連接配線3，從螺旋之中心部電氣式 地連接於例如形成於半導體基板4之積體電路等外部。上 述導II膜圖案1係藉電流流在該導電膜圖案丨，而動作作 爲電感元件。 以下’主要參照第1圖及第2圖說明本實施形態的上 述半導體裝置之製法，特別是上述半導體裝置的電感元件 (電感元件部）之製法。 在本實施形態中，首先，將p型不純物領域9，藉由 例如使用在通常 C Μ 〇 S ( Complementary Metal Oxide Semiconductor )處理所使用的三氟化硼B F 3的低能量的離 子植入法等方法形成於作爲半導體基板4之p型的矽半導 體基板。又，將例如二氧化矽（S i ◦ 2 )所構成的絕緣膜 5，藉由電漿 CVD ( Chemical Vapor Deposition )等習知 公知之方法成膜於上述不純物領域9上面。 經濟部智慧財產局員工消費合作社印製 之後’利用光阻而在絕緣膜5之所定領域藉由R I E (Reactive Ion Etching)等，形成用以將不純物領域9連接 於導電膜8的接觸孔1 〇 .........，而藉由施以電鍍等，而 局部地露出上述不純物領域9。然後，利用光阻，能覆蓋 該接觸孔1 Q .........地，例如藉由蒸鍍、濺鍍、或印刷等 方法形成例如鋁（A 1 )所構成的導電膜8。由此，上述 接觸孔1 0係被連接於藉由上述導電膜8成爲接地點（接 地端子）之例如上述電極焊接點等，而使用作爲不純物領 -15- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 536807 A7 B7 _ 五、發明説明（伯 域9之接地用接觸孔。 (請先閲讀背面之注意事項再填寫本頁) 上述接觸孔1 0及與該接觸孔1 〇相連接之導電膜8 ，係不會與構成電感部之導電膜圖案1及成爲其連接用之 引出配線的連接配線3重疊’特別是不會與構成上述電感 部之導電膜圖案1重疊地，例如在上述絕緣膜5，配置於 相當於上述導電膜圖案1正下方之領域近接的領域。 具體來說，上述導電膜8及接觸孔1 0，係避開導電 膜圖案1及連接配線3之下方領域（亦即，相當於上述導 電膜圖案1之真下方及連接配線3之真下方的領域），除 了上述半導體基板4之周緣部之外，形成在上述半導體基 板4之表面（主面）之大約所有全領域。更具體來說，如 第1圖及第2圖所示，上述導電膜8及接觸孔1 0，係在 半導體基板4的導電膜圖案1之形成領域之下方領域中， 除了導電膜圖案1之真下方以及連接配線3之真下方的領 域所有全領域。由此，上述導電膜8係例如在近接於相當 於上述導電膜圖案1正下方之領域的領域，形成適合於上 述導電膜圖案1之形狀。 經濟部智慧財產局員工消費合作社印製 又，如上所述地，爲了減低發生於上述導電膜圖案1 與接地電位層的不純物領域9之間的寄生電容以及發生於 該連接配線3與上述不純物領域9之間的寄生電容，上述 導電膜8及接觸孔1 0，係在其大部分領域，較理想爲其 所有領域中，配置成不會與構成上述電感部之導電膜圖案 1以及上述連接配線3重疊較理想。但是，如本實施形態 所示地將用以不純物領域9之接地的上述導電膜8，配置 -16- 本紙張尺度適用中國國家標準（CNS ) A4規格（210x297公酱） 經濟部智慧財產局員工消費合作社印製 536807 A7 B7 五、發明説明（加 於形成電感部之領域內部’亦即配置在相當於上述導電膜 圖案1形成領域中之領域時’爲了進行對於成爲接地點（ 接地端子）的上述電極焊接點之連接’使得上述導電膜8 與上述導電膜圖案1或連接配線3重疊一部分之領域也可 以。 然後，在上述絕緣膜5上，能覆蓋上述導電膜8地， 再藉由電漿C V D等之習知公知之方法成膜例如S i ◦ 2而 形成絕緣膜6。又，在上述絕緣膜6上面，利用光阻，藉 由蒸鍍、濺鍍、或印刷等方法形成例如A 1所構成的連接 配線3。又，在上述絕緣膜6上，能覆蓋上述連接配線3 地，與上述絕緣膜5，6同樣以形成絕緣膜7。在該絕緣 膜7之所定領域，藉由R I E或電鍍等，形成用以結合上 述連接配線3與導電膜圖案1的通路孔1 1 ，並局部地露 出連接配線3。 然後，在上述絕緣膜7上面，利用光阻，例如藉由 A 1 ，以具有所期望之電感値地事先決定之配線圖案，藉 由蒸鍍或濺鍍、或是印刷等方法以形成導電膜圖案1所構 成的電感部。在本實施形態中，以螺旋形之帶狀（螺旋狀 )的導電膜（配線）形成上述導電膜圖案1。上述導電膜 圖案1之一端係形成於該導電膜圖案1之大約中心，而經 由通路孔1 1電氣式地連接於連接配線3之一端。另一方 面，導電膜圖案1之另一端係例如與露出於半導體基板4 之周邊部的未圖示之電極焊接點等相連接。然後，視需要 ，例如以聚醯亞胺之鈍化膜（未圖示）來保護包含上述導 (請先閲讀背面之注意事項再填寫本頁)
本紙張尺度適用中國國家標準（CNS ) A4規格（210X29?公釐） -17- 536807 A7 B7 五、發明説明（仿 電膜圖案1的半導體基板表面。 (請先閲讀背面之注意事項再填寫本頁) 如上所述所形成的電感元件，以及將該電感元件內設 作爲電感兀件部的半導體裝置，係若使用三層配線以上之 一般C Μ〇S處理就可充分地製作。例如，在構成上述之 各導電膜圖案（亦即，導電膜圖案1 ，連接配線3，及導 電膜8)，使用0 . 5//m〜〇 · 7//m之Α1 ，而在絕 緣膜5，6，7，爲1 // m左右之s i〇2膜較適當。但是 ’此些之材料係並沒有特別加以限定，而在構成上述導電 膜圖案之導電膜也可使用金（Au)或銅（Cu)，又在 絕緣膜5，6 ，7也可使用聚醯亞胺或環氧樹脂等。又， 在接觸孔1 0或通路孔1 1等之各通路孔，例如使用與上 述之各導電膜圖案之形成所使用的導電材料相同之導電材 料。 如上所述地，依照本實施形態，在上述半導體裝置中 ’形成電感元件所需之最小導電膜數，係與記載於上述日 本國公開特許公報「特開平6 - 1 8 1 2 8 9號公報」的 經濟部智慧財產局員工消費合作社印製 半導體裝置（參照第1 0圖及第1 1圖）同樣地爲三層。 但是，如上述日本國公開特許公報特開平6 -1 8 1 2 8 9號公報地，將形成於第一絕緣膜之絕緣膜5 上的金屬薄膜2使用作爲接地導體（接地電位層）相比較 ，以將不純物領域9形成於半導體基板4表面，並將該不 純物領域使用作爲接地領域（接地電位層）者，較可增加 電感部及接地面，亦即使用作爲接地電位層之層或領域之 間的膜厚（間隔）。結果可減低寄生電容。 -18- 本紙張尺度適用中國國家標隼（CNS ) A4規格（210X 297公釐） 536807 A7 _ B7 五、發明説明（1)6 (請先閲讀背面之注意事項再填寫本頁) 在第3圖表示本實施形態之電感元件，及在上述半導 體基板4未形成具接地電位之上述不純物領域9的習知之 電感元件的特性模擬結果。第3圖係表示各該電感元件之 表示對於頻率之電感元件之性能的Q値之頻率依存性的特 性圖。由第3圖可知，依照本實施形態，Q値之頻率依存 性係與習知相比較，明顯地被改善。 如上所述，本實施形態的電感元件係在半導體基板4 表面（主面）中，在相當於經由絕緣膜5，6 ，7形成於 該半導體基板4上的導電膜圖案1之正下方的領域，具有 形成在被接地之不純物領域9 (接地電位層）的構成。所 以，減低起因於流在上述電感部之電流的電磁感應作用之 通過上述電感部的高頻信號之反射及損失，而可抑制表示 對於頻率之該電感元件之性能的Q値之降低。因此，可提 高所得到的電感元件之性能，而且比習知可減低寄生電容 0 經濟部智慧財產局員工消費合作社印製 上述不純物領域9之接地係在上述半導體基板4上， 經由第一絕緣膜的絕緣膜5所形成之經接地的導電膜8， 及可藉由連接該導電膜8與上述不純物領域9的接觸孔 1 0加以進行。 此時，將用以接地上述不純物領域9之導電膜8以及 接觸孔1 0。亦即，將上述不純物領域9利用於接地電位 所用的配線的上述導電膜8與接觸孔1 0，不會與上述導 電膜圖案1重疊地，避開該導電膜圖案1而配置在該導電 膜圖案1之下面以外之部分，成爲可進行以下事項。亦即 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） _ 19 - 536807 A7 B7____ 五、發明説明（1)7 (請先閲讀背面之注意事項再填寫本頁) ，可將上述半導體基板4表面之不純物領域9，使用作爲 用以減低通過上述導電膜圖案1之高頻信號之反射及損失 的接地電位層。 以下’在第4圖作爲內設上述電感兀件之丰導體^置 之例子，表示在形成上述電感部的半導體基板4本身，形 成有L S I等積體電路之例子，亦即，上述電感元件作爲 內設於作爲形成有L S I等積體電路的半導體裝置之半導 體基板的半導體基板4之例子，表示上述電感元件被連接 於該半導體裝置內的電晶體2 0之閘電極2 2之例子。 第4圖係表示在第1圖之B - B ’線箭視斷面，將上 述電感元件連接於該半導體裝置內的電晶體2 0之閘電極 2 2的半導體裝置之構成的剖視圖。 一般，電感元件係大都被使用在類比電路，惟如第4 圖所示之閘電極2 2與電感元件之連接方法，係使用在低 雜訊放大器等作爲匹配電路使用電感元件時的連接方法。 經濟部智慧財產局員工消費合作社印製 表示於第4圖之半導體裝置，係在半導體基板4表面 (主面），設有比構成電感元件之該半導體基板4較高不 純物濃度的不純物領域9。又，上述半導體裝置，係例如 設有作爲構成半導體裝置之電路部的電晶體2 0之源極或 汲極領域分別使用的不純物領域2 1 a ，2 1 b。上述電 感元件之不純物領域9係在上述半導體裝置中，形成上述 不純物領域2 1 a ，2 1 b之過程’亦即，例如可同時地 形成電晶體2 0之源極或汲極領域的不純物植入過程。 在上述半導體裝置中，連接上述電晶體2 0與電感元 -20- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 536807 A 7 B7 i、發明説明（i)b (請先閲讀背面之注意事項再填寫本頁) 件，係將成爲電感部之連接用引出配線的連接配線3之上 述另一端（亦即，與導電膜圖案1未連接之一側的端部） ，經由設在絕緣膜6之通路孔2 5電氣式地連接所進行。 上述導電膜2 4係經由設於絕緣膜2 5之通路孔2 3與上 述電晶體2 0之閘電極2 2電氣式地連接。 在上述電感元件中，用以將不純物領域9連接於導電 膜8之接觸孔，導電膜係例如與上述通路孔2 3，導電膜 2 4之形成過程可分別同時地進行。 以下，在第5圖表示將上述電感元件外設於半導體裝 置之半導體基板4的半導體裝置之例子。第5圖係表示在 第1圖之B - B ’線箭視斷面，將上述電感元件與外部電 路連接的半導體裝置之構成的剖視圖。 在第5圖中，將單獨地形成與表示於第4圖之電感元 件之內設例同樣的電感元件的半導體基板4，藉由導電膜 圖案1直接與形成其他電路的電路晶片體3 1相連接。作 爲該電路晶片體3 1。例舉如放大器類等，惟並不被限定 於此者。 經濟部智慧財產局員工消費合作社印製 如此地，本實施形態的半導體裝置，係將電感元件藉 由構成該半導體裝置之半導體基板4以及其他配線等，與 其他之構成構件，例如積體電路等之電路部的電晶體2 〇 等之形成，同時地直接形成於半導體裝置內部也可以，或 是將上述電感元件具備與其他之電路基板作爲另外之零件 也可以。 在本實施形態中，如上所述，在電感元件之形成上， -21 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 536807 A7 B7_ 五、發明説明（伯 (請先閲讀背面之注意事項再填寫本頁) 使用CM〇 S處理。因此，作爲上述半導體裝置，在形成 上述電感部之半導體基板4本身’形成L S I等積體電路 ，使得上述電感元件作成內設於半導體裝置之構成較理想 。上述電感元件係特別適合地使用於此種半導體裝置。 作爲本實施形態的半導體裝置’例如有R F ( Radi〇 Frequency)電晶體’低雑訊放大益等。又’上述電感兀件 係例如使用於此些電路之一部分。 又，在本實施形態中，例舉構成上述電感部的導電膜 圖案1之形狀爲螺旋狀之情形加以說明。但是’本實施形 態係並不被限定於此者’可作成蛇行狀、矩形狀等各種形 狀。 例如，如第1 2圖所示，將上述導電膜圖案1之形狀 形成蛇行狀之情形’比形成螺旋狀之情形’在面積效率較 差，惟感應成分變小，而可提高振盪頻率。又，如此地將 導電膜圖案1之形狀形成蛇行狀時，則成爲不需要引出配 線3，可簡化構成。 另一方面，藉由如上所述地利用螺旋狀之導電膜圖案 1 (配線圖案）形成上述電感部，以較小設置面積就可得 經濟部智慧財產局員工消費合作社印製 到較大之電感特性。上述導電膜圖案1係除了上述之蒸鍍 或濺鍍，印刷等之方法之外，也可藉由細線之使用等所形 成。上述導電膜圖案1之形狀或捲繞數，膜厚，圖案寬度 (導電膜之寬度），係適當地設成可得到所期望之電感値 〇
又，本實施形態，係作成在上述半導體基板4使用P 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） · 22 _ 經濟部智慧財產局員工消費合作社印製 536807 Α7 Β7 五、發明説明（匆 型砂半導體基板，而其表面（主面），形成p型不純物領 域9之構成。但是，作爲上述電感元件，作成使用η型矽 半導體基板，而在其表面（主面），形成η型之不純物領 域9之構成也可以。又，上述不純物領域9係被連接（接 地）於地的低電阻之接地電位層。又，上述不純物領域9 ，係如上所述地，與半導體基板4同極性或逆極性也可以 〇 (實施形態2 ) 以下依據第6圖及第7圖說明本發明之其他實施形態 。又，在本實施形態中，對於具有與實施形態1之構成要 素相同功能的構成要素，賦予相同記號，而省略其說明。 在本實施形態中，說明與上述實施形態1之不同處。 第6圖係表示本實施形態的半導體裝置之電感元件形 成部之槪略構成的俯視圖。又，第7圖係表示圖式於第6 圖之半導體裝置的C - C ’線箭視剖視圖。又，在第6圖 ，爲了方便而省略了表示於第7圖的絕緣膜5 ，6 ，7之 顯示，同時在各構成要素每一個均施以修飾。亦即，在第 6圖中，在相同構成要素，賦予相同模樣。 如上所述，在實施形態1之半導體裝置中，如第1圖 及第2圖所示，在半導體基板4中，不純物領域9形成在 相當於電感部之形成領域之下方的領域所有全領域。又， 在上述半導體裝置，將上述不純物領域9作爲接地電位之 導電膜8在近接於相當於構成上述電感部的導電膜圖案1 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） ^23- " (請先閲讀背面之注意事項再填寫本頁)
536807 A7 B7 五、發明説明（办 (配線）正下方的領域之領域中，按照該導電膜圖案1 ( 配線）所形成之構成。 (請先閲讀背面之注意事項再填寫本頁) 在本實施形態之半導體裝置中’如第6圖及第7圖所 示，將上述導電膜8與上述導電膜圖案1及連接配線3重 疊地，在上述螺旋狀之導電膜圖案1形成領域之外側（外 廓部），亦即，在位於構成上述螺旋狀之電感部的導電膜 圖案1 (配線）之最外側的導電膜（導電膜圖案）之外側 ，僅設在近接於相當於該導電膜（導電膜圖案）之正下方 的領域之領域。又，在上述半導體裝置中，將上述不純物 領域9作成僅設在相當於構成電感元件之導電膜圖案1之 下方（正下方）的領域，及相當於成爲該電感元件之連接 用引出配線的連接配線3之下方（正下方）的領域’及形 成結合上述導電膜8與不純物領域9的接觸孔1 0的領域 之構成。 經濟部智慧財產局員工消費合作社印製 依照本實施形態，可將上述導電膜8配置成與導電膜 圖案1及連接配線完全不會重疊之狀態。因此可更減低發 生在導電膜圖案1及連接配線3及接地領域（接地電位層 )之間的寄生電容。 又，在表示於第6圖及第7圖之半導體裝置中’如第 6圖及第7圖所示，將上述導電膜8作成設在兩部位’具 體來說，作成設在上述螺旋狀導電膜圖案1中’與上述導 電膜圖案1之各端子之引出方向平行地配置之位於最外側 的導電膜圖案（配線）之外側兩部位之構成。但是’本實 施形態係並不被限定於此者，用以將不純物領域9施以接 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -24 - 536807 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明（逢 地之上述導電膜8係作成在構成電感部之上述導電膜圖案 1之周邊僅設置一部位之構造也可以。上述導電膜8係將 上述不純物領域9形成可使用作爲接地領域（接地電位層 )，則並沒有特別加以限定者。 如第4圖及第5圖所示，本實施形態的電感元件，也 如在上述實施形態1 ，藉由構成半導體裝置之半導體基板 4以及其他配線等，與其他之構件，例如與積體電路等之 電路部的電晶體2 0等之形成同時地直接形成於半導體裝 置內部也可以。又，將電感元件具備作爲與其他電路基板 不相同之零件也可以。 如上所述，本發明之電感元件，係在半導體基板上， 經由絕緣膜，形成有事先設定成具有所定之電感値的第一 導電膜圖案所構成之電感部的電感元件，而在相當於上述 半導體基板表面之至少上述第一導電膜圖案之下方的領域 ，形成有不純物濃度比具接地電位之上述半導體基板較高 的不純物領域之構成。 上述不純物領域係電氣式連接於經由絕緣膜形成於該 不純物領域上之被接地之第二導電膜圖案，而該上述第二 導電膜圖案係避開相當於上述第一導電膜圖案之下方的領 域所形成較理想。 依照上述構成，上述不純物領域係電氣式地連接於經 由絕緣膜形成於該不純物領域上的被接地的第二導電膜圖 案之故，因而可將上述不純物領域作爲接地電位。 又，上述第二導電膜圖案係避開相當於上述第一導電 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） _ 25 _ (請先閲讀背面之注意事項再填寫本頁)
536807 A7 B7 五、發明説明（洳 (請先閲讀背面之注意事項再填寫本頁) 膜圖案之下方的領域所形成之故’因而可將上述半導體基 板表面之不純物領域使用作爲用以減低通過上述第一導電 膜圖案的高頻信號之反射及損失的接地電位層。結果，可 增加電感部，及作爲接地電位層所使用的層或領域之間的 膜厚（間隔），而比習知者可減低寄生電容。因此，可減 低上述寄生電容所產生之信號位準之衰減。 又，上述第一導電膜圖案係電氣式地連接於設在覆蓋 上述第二導電膜圖案之絕緣膜上的第三導電膜圖案所構成 之與外部連接用的引出配線，而上述第二導電膜圖案係又 避開相當於上述第三導電膜圖案之下方的領域較理想。 依照上述構成，上述第二導電膜圖案又避開相當於上 述第三導電膜圖案之下方的領域所形成之故，因而可減低 發生於連接配線3與接地領域（接地電位層）之間的寄生 電容。因此，可更提高上述電感元件之性能。 經濟部智慧財產局員工消費合作社印製 本發明之電感元件係具有例如在上述不純物領域之上 部，經由第一^絕緣膜設有第一^導電膜圖案’在3亥弟一*導電 膜圖案之上部，經由第二絕緣膜，設有成爲上述第一導電 膜圖案所構成的電感部之連接用引出配線的第三導電膜圖 案，在上述第三導電膜圖案之上部，經由第三絕緣膜，設 有上述第一導電膜圖案所構成的電感部之構成。 上述第三導電膜圖案係將上述導電膜圖案與例如外部 電路電氣式地連接。又，上述第三導電膜圖案係被連接於 接合線，藉由該接合線與外部電路連接也可以。 又，在本實施形態中，上述第一導電膜圖案係作爲形 -26- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 536807 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明（洳 成螺旋狀之構成。但是，作爲上述第一導電膜圖案之形狀 ，例如蛇行狀也可以。 上述第一導電膜圖案，係例如經由設於覆蓋該連接用 引出配線之絕緣膜的通路孔與上述第三導電膜圖案所構成 的連接用引出配線相連接。又，上述第二導電膜圖案’係 例如經由設於覆蓋該不純物領域之絕緣膜的通路孔與上述 不純物領域相連接。 上述第二導電膜圖案，係例如至少不會與上述第一導 電膜圖案重疊地，在上述第一導電膜圖案近旁，可作成按 照上述導電膜圖案所設置的構成。 上述第三導電膜圖案所構成之連接用引出配線（連接 配線），係朝上述第一導電膜圖案外方引出，而上述第二 導電膜圖案係作成避開相當於上述第三導電膜圖案之下方 之的領域延設於上述第一導電膜圖案之外側的構成也可以 。具體來說，上述第二導電膜圖案係例如上述第一導電膜 圖案由螺旋狀導電膜圖案所構成時，避開相當於上述第三 導電膜圖案之下方的領域，例如朝與上述第三導電膜圖案 之引出方向不相同之方向延設於該第一導電膜圖案之外周 側（外廓）之構成也可以。 又，上述不純物領域係可作成僅設於相當於上述第一 導電膜圖案之下方（正下方）的領域，及相當於成爲該電 感元件之連接用引出配線的第三導電膜圖案之下方（正下 方）的領域，及形成結合上述第二導電膜圖案與不純物領 域之領域的接觸孔（通路孔）之領域的構成。這時候，例 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -27- (請先閲讀背面之注意事項再填寫本頁)
536807 A7 B7 五、發明説明（法 (請先閲讀背面之注意事項再填寫本頁) 如上述不純物領域，係按照上述第一導電膜圖案及第三導 電膜圖案形成於上述第一導電膜圖案及第三導電膜圖案之 下方（正下方）就可以。 上述電感元件係例如內設於半導體裝置而被使用。 本發明之半導體裝置係具有內設本發明之上述電感元 件之構成。 依照上述構成，內設上述電感元件之故，因而可減低 起因於流在上述電感元件的電感部之電流的電磁感應作用 的上述半導體基板之通過上述電感部的高頻信號之反射及 損失，並可抑制表示對於頻率之該電感元件之性能的Q値 之降低。又同時地，可提供一種可減低寄生電容，具有高 性能之電感特性的半導體裝置。 經濟部智慧財產局員工消費合作社印製 內設上述電感元件之半導體裝置係在構成該電感元件 之半導體基板本身，可作成形成L S I等積體電路之構成 。又’上述半導體裝置係在形成有此些積體電路之半導體 基板上，可作成安裝形成上述電感部的半導體基板（電感 元件）之構成。或是，上述半導體裝置係可作成將包含形 成上述電感部的半導體基板之複數半導體基板安裝於導線 架的半導體基板裝載部上，並可將此些半導體基板收容於 一封裝之構成。亦即，上述半導體裝置，係將上述電感元 件’藉由構成該半導體裝置的半導體基板以及其他配線等 ，與其他構成構件同時地直接形成於半導體裝置內部也可 以。又’上述半導體裝置係作爲與其他電路基板其他之零 件具備上述電感元件也可以。或是，上述半導體裝置係另 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 536807 A7 B7 五、發明説明（本 (請先閲讀背面之注意事項再填寫本頁) 外準備在設有上述電感部之半導體基板未形成積體電路， 而積體電路形成於內部的至少一枚半導體基板，而將上述 電感元件，亦即與形成有上述電感部的半導體基板一起被 封裝在一封裝而作成多晶片型半導體裝置也可以。 亦即，依照本發明，例如將形成有上述電感部的半導 體基板（電感元件），接合於具形成有積體電路之元件領 域的半導體基板，例如接合於矽半導體基板，經封裝而作 爲一晶片之半導體裝置也可組裝於移動型通信裝置等之小 型機器。又，在形成有上述電感部而未形成有積體電路的 半導體基板上，組裝電容或電阻等之受動元件，又組合組 裝該受動元件之半導體基板與形成積體電路之半導體基板 ，俾構成半導體裝置也可以。 經濟部智慧財產局員工消費合作社印製 在組合形成有上述電感部之半導體基板與形成積體電 路之半導體基板時，將構成上述電感元件之半導體基板， 使用黏接劑等直接黏貼於形成積體電路的半導體基板也可 以。又，在上述組合時，以引線接合法等之配線連接形成 積體電路之半導體基板與構成上述電感元件之半導體基板 也可以。在該配線可使用T A B ( Tape Automated Bonding )帶或導線架，利用此些配線而可電氣式地連接兩基板。 依照本發明，上述半導體裝置係以形成積體電路之半 導體基板，例如上述半導體基板的積體電路形成部（元件 形成部），及接地領域，亦即以上述不純物領域加以分離 之故，因而也可防止對其他元件之雜訊之影響。 本發明之上述電感元件及具備該電感元件之上述半導 -29 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 536807 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明（农 體裝置，係可廣泛地適用於例如手機等可攜式通信機器等 需要電感元件之所有產品。 本發明之詳細說明之事項所進行之具體性實施形態， 或實施例，係爲了明瞭本發明之技術內容者，惟並不是僅 限定於此種具體例而被狹義地解釋者，在本發明之精神與 以下所述之申請專利範圍內，可施以各種變更而加以實施 者。 (圖式之簡單說明） 第1圖係表示本發明之一實施形態的半導體裝置之電 感元件形成部之槪略構成的俯視圖。 第2圖係表示上述之半導體裝置之A - A ’線箭視剖 視圖。 第3圖係表示上述半導體裝置的半導體基板之Q値之 頻率依存性的特性圖。 第4圖係表示在第1圖之B - B ’線箭視剖視，將上 述電感元件連接於該半導體裝置內的電晶體之閘電極的半 導體裝置之構成的剖視圖。 第5圖係表示在第1圖之B - B ’線箭視剖視，將上 述電感元件與外部之電路相連接的半導體裝置之構成的剖 視圖。 第6圖係表示本發明之其他實施形態的半導體裝置之 電感元件形成部之槪略構成的俯視圖。 第7圖係表示圖示於第6圖之半導體裝置之C - C’ 適用中國國家榡準（CNS ) A4規格（210X297公釐) -30: — (請先閱讀背面之注意事項再填寫本頁)
536807 A7 B7 五、發明説明（本 線箭視剖視圖。 (請先閲讀背面之注意事項再填寫本頁) 第8圖係表示習知的半導體裝置之電感元件形成部之 槪略構成的俯視圖。 第9圖係表示圖示於第8圖的半導體裝置之電感元件 形成部之D - D ’線箭視剖視圖。 第10圖係表示習知之其他半導體裝置的半導體基板 形成部之槪略構成的俯視圖。 第11圖係表示圖示第10圖的半導體裝置之電感元 件形成部之E — E ’線箭視剖視圖。 第1 2圖係表示本發明之一實施形態的半導體裝置之 電感元件形成部之其他構成的俯視圖。 (記號之說明） 1:導電膜圖案（第一導電膜圖案，電感部）， 3 :連接配線（引出配線）， 4:半導體基板， 5 :絕緣膜（第一絕緣膜）， 經濟部智慧財產局員工消費合作社印製 6 :絕緣膜（第二絕緣膜）， 7 :絕緣膜（第三絕緣膜）， 8:導電膜（第二導電膜圖案）， 9:不純物領域， 1 0 :接觸孔（通路孔）， 1 1 :通路孔 2 0 :電晶體（積體電路之電路部）， -31 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X29?公釐） 536807 A7 B7 五、發明説明（衾
， 案 域圖 領膜 物電 純，導 不孔二 : 路第體 b ， 通丨片 1 極：膜晶 2 電 5 電路 ， 閘 2 導電 (請先閲讀背面之注意事項再填寫本頁)
經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） - 32-

Claims (1)

  1. 536807 A8 B8 C8 D8 六、申請專利範圍 1 1 . 一種電感元件，其特徵爲：在半導體基板上，經 由絕緣膜，形成有能具所定電感値地事先設定之第一導電 膜圖案所構成的電感部，而在相當於上述半導體基板表面 之至少上述第一導電膜圖案之下方的領域，形成有比具接 地電位之上述半導體基板較高不純物濃度的不純物領域。 2 ·如申請專利範圍第1項所述之電感元件，其中， 上述不純物領域係電氣式地連接於經由絕緣膜形成於 該不純物領域上之被接地的第二導電膜圖案； 上述第二導電膜圖案係避開相當於上述第一導電膜圖 案之下方的領域所形成者。 3 ·如申請專利範圍第2項所述之電感元件，其中， 上述第一導電膜圖案係與設於覆蓋上述第二導電膜圖 案之絕緣膜上的第三導電膜圖案所構成之外部的連接用引 出配線電氣式地連接； 上述第二導電膜圖案係避開相當於上述第三導電膜圖 案之下方的領域所形成者。 4 .如申請專利範圍第3項所述之電感元件，其中’ 與上述第三導電膜圖案所構成之外部的連接用引出配 線，係引出於上述第一導電膜圖案外方； 上述第二導電膜圖案係避開相當於上述第三導電膜圖 案下方之領域延設於上述第一導電膜圖案之外側者。 5 ·如申請專利範圍第3項或第4項所述之電感元件 ，其中， 上述不純物領域係僅設在相當於上述第一導電膜® ^ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -33 · (請先閱讀背面之注意事項再填寫本頁) 、1T. 經濟部智慧財產局員工消費合作社印製 536807 Α8 Β8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 2 之下方的領域，及相當於上述第三導電膜圖案之下方的領 域，及形成結合上述第二導電膜圖案與不純物領域之接觸 孔的領域者。 6 .如申請專利範圍第5項所述之電感元件，其中， 上述第一*導電膜圖案係螺旋狀地形成者。 7 .如申請專利範圍第5項所述之電感元件，其中， 上述第一導電膜圖案係蛇行狀地形成者。 8 .如申請專利範圍第1項所述之電感元件，其中， 上述不純物領域係電氣式地連接於經由絕緣膜形成於 該不純物領域上之經接地的第二導電膜圖案； 上述第二導電膜圖案係近接於相當於上述導電膜圖案 正下方之領域的領域，形成於按照上述第一導電膜圖案之 形狀者。 9 .如申請專利範圍第1項所述之電感元件，其中， 在上述申請專利範圍之上部，經由第一絕緣膜設有第 二導電膜圖案； 在上述第二導電膜圖案之上部，經由第二絕緣膜，設 有成爲上述第一導電膜圖案所構成的電感部之連接用引出 配線的第三導電膜圖案； 在上述第三導電膜圖案之上部，經由第三絕緣膜’設 有上述第一導電膜圖案所構成的電感部者。 1 0 ·如申請專利範圍第9項所述之電感元件’其中 上述第一導電膜圖案’第二導電膜圖案，第三導電膜 (請先閱讀背面之注意事項再填寫本頁) f 、1T 線 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇Χ297公釐） _ 34 - 536807 A8 B8 C8 D8 六、申請專利範圍 3 圖案，及不純物領域係分別經由通路孔電氣式地連接者。 1 1 .如申請專利範圍第1項至第4項或第8項至第 1 〇項中任何一項所述之電感元件，其中，上述第一導電 膜圖案係螺旋狀地形成者。 1 2 .如申請專利範圍第1 1項所述之電感元件，其 中， 上述不純物領域係電氣式地連接於經由絕緣膜形成於 該不純物領域上而被接地的第二導電膜圖案； 上述第二導電膜圖案係設於上述第一導電膜圖案中位 在與上述第一導電膜圖案之各端子之引出方向平行地配設 之最外側的配線之外側者。 1 3 .如申請專利範圍第1 1項所述之電感元件，其 中， 上述不純物領域係電氣式地連接於經由絕緣膜形成於 該不純物領域上而被接地的第二導電膜圖案； 上述第二導電膜圖案係朝與上述第三導電膜圖案之引 出方向不同方向延設於上述第一導電膜圖案之外周側者。 1 4 .如申請專利範圍第1項，第2項，第8項中任 何一項所述之電感元件，其中，上述第一導電膜圖案係螺 旋狀地形成者。 1 5 · —種半導體裝置，其特徵爲：具備如申請專利 範圍第1項所述之電感元件者。 1 6 .如申請專利範圍第1 5項所述之半導體裝置， 其中，內設上述電感元件者。 本&張尺度適用中國國家標準（0奶）八4規格（21(^297公釐） 一 -35 - ---------f *·. (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 ABCD 536807 I六、申請專利範圍 j 4 | 17.如申請專利範圍第16項所述之半導體裝置， 其中，在形成有上述電感部之半導體基板上，形成有積體 電路之電路部者。 (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財4局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS )八4規格（210X297公釐） 36 一
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3616605B2 (ja) * 2002-04-03 2005-02-02 沖電気工業株式会社 半導体装置
WO2004047174A1 (ja) * 2002-11-21 2004-06-03 Fujitsu Limited 高q値インダクタンスを有する半導体集積回路装置
FR2851078A1 (fr) * 2003-02-07 2004-08-13 St Microelectronics Sa Inductance integree et circuit electronique l'incorporant
CN100375283C (zh) * 2003-05-29 2008-03-12 三菱电机株式会社 半导体装置
US20050104158A1 (en) * 2003-11-19 2005-05-19 Scintera Networks, Inc. Compact, high q inductor for integrated circuit
JP2006041357A (ja) * 2004-07-29 2006-02-09 Fujikura Ltd 半導体装置およびその製造方法
KR100759252B1 (ko) * 2005-06-30 2007-09-17 매그나칩 반도체 유한회사 Ｐｇｓ 및 이를 포함하는 반도체 소자
JP4707056B2 (ja) * 2005-08-31 2011-06-22 富士通株式会社 集積型電子部品および集積型電子部品製造方法
JP4946219B2 (ja) * 2006-07-07 2012-06-06 ソニー株式会社 可変インダクタ及びこれを用いた半導体装置
JP4842052B2 (ja) * 2006-08-28 2011-12-21 富士通株式会社 インダクタ素子および集積型電子部品
KR100725714B1 (ko) * 2006-08-29 2007-06-07 동부일렉트로닉스 주식회사 인덕터 및 인덕터 제조방법
US8212155B1 (en) * 2007-06-26 2012-07-03 Wright Peter V Integrated passive device
JP2009302418A (ja) * 2008-06-17 2009-12-24 Nec Electronics Corp 回路装置及びその製造方法
JP5598461B2 (ja) * 2011-12-05 2014-10-01 ソニー株式会社 可変インダクタ及びこれを用いた半導体装置
KR20190033314A (ko) 2017-09-21 2019-03-29 이삼형 일회용 이종 혼합 파우치
CN117378021A (zh) * 2021-05-31 2024-01-09 株式会社村田制作所 电子部件

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06181289A (ja) 1992-12-14 1994-06-28 Toshiba Corp 半導体装置
US5717243A (en) * 1996-04-24 1998-02-10 Harris Corporation Integrated circuit with an improved inductor structure and method of fabrication
EP0940849A1 (en) * 1998-03-05 1999-09-08 Interuniversitair Micro-Elektronica Centrum Vzw A low-loss conductive pattern on a substrate and a method for fabrication thereof
JP2000022085A (ja) * 1998-06-29 2000-01-21 Toshiba Corp 半導体装置及びその製造方法
JP4776752B2 (ja) * 2000-04-19 2011-09-21 ルネサスエレクトロニクス株式会社 半導体装置

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