JP2003197757A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 回路ブロック間のアイソレーションが高い半
導体集積回路を得る。 【解決手段】 第１の回路ブロック６内に構成される回
路を接地するための第１のグランド配線パターン２およ
び、第２の回路ブロック７内に構成される回路を接地す
るための第２のグランド配線パターン３と半導体基板１
をそれぞれ１点で接続する構成とすることにより、半導
体基板を介した抵抗値を大きくする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、主としてコードレ
スリモコン、コードレス電話、携帯電話などの無線機の
高周波回路を半導体基板上に集積した半導体集積回路に
関し、特に集積された複数の回路ブロック間で高いアイ
ソレーションを必要とする用途に用いられる半導体集積
回路に関する。

【０００２】

【従来の技術】従来の半導体集積回路について図面を参
照しながら説明する。図８は、従来の半導体集積回路の
半導体基板上のパターン図である。図８において、１は
半導体基板、２は第１のグランド配線パターン、３は第
２のグランド配線パターン、４は第１の端子パッド、５
は第２の端子パッド、６は第１の回路ブロック、７は第
２の回路ブロック、２０はコンタクト素子である。

【０００３】図８は、ＩＣチップの半導体基板上に形成
されたアルミ配線およびコンタクト素子のパターンを表
している。半導体基板１の周囲に第１および第２の端子
パッド４、５を含む複数の端子パッドが形成されてい
る。各端子パッドはパッケージリードにボンディングワ
イヤで接続され、半導体基板１が、樹脂によりにパッケ
ージングされて完成品のＩＣとなる。

【０００４】さて図８に示す従来の半導体集積回路で
は、第１の回路ブロック６と第２の回路ブロック７の間
のアイソレーションを大きくするために、それぞれ個別
のグランド端子パッドとして第１および第２の端子パッ
ド４、５が設けられている。第１および第２の端子パッ
ド４、５には、それぞれ第１および第２のグランド配線
パターン２、３が接続されており、第１および第２の回
路ブロックは別々に接地される。尚、図８には表記して
いないが、半導体基板１上にはグランド配線以外の配線
パターンおよびトランジスタやコンデンサなどの機能素
子が構成されている。

【０００５】上記のように、高いアイソレーションが必
要な回路ブロックごとにグランドの端子パッドを個別に
設けることにより、アイソレーションの改善をねらって
いる。

【０００６】また、第１および第２のグランド配線パタ
ーン２、３と半導体基板１が複数のコンタクト素子２０
により接続されている。これは、各回路ブロックが構成
される領域の直下にある半導体基板の電位をグランド電
位とするためのものである。コンタクト素子２０が無い
場合には、半導体基板１に電流が流れた時に、半導体基
板上で電位差が発生し、トランジスタ、ダイオード、コ
ンデンサなどの素子に異常な電流が流れるラッチアップ
現象が発生する可能性がある。ラッチアップ現象が発生
すると回路の機能が失われるため大きな問題となる。こ
のような半導体集積回路特有のこのような現象を防ぐた
めに、半導体基板とグランド配線パターンをコンタクト
素子により接続している。

【０００７】

【発明が解決しようとする課題】しかしながら、前記従
来の半導体集積回路では、各回路ブロック間のアイソレ
ーションが十分に得られないという問題があった。

【０００８】図７および図８を用いて、アイソレーショ
ンが十分に得られない理由を説明する。

【０００９】図８に示すように、第１および第２のグラ
ンド配線パターン２、３と半導体基板１が複数のコンタ
クト素子２０により接続されており、コンタクト素子２
０の配置がそれぞれ第１および第２のグランド配線パタ
ーン２、３上に広く広がっている。ここでシリコンなど
の半導体基板はシート抵抗値が数百オーム程度の抵抗体
である。そのため、半導体基板１を介して第１のグラン
ド配線パターン２と第２のグランド配線パターン３の間
の抵抗値が小さくなっている。

【００１０】図７は回路ブロック間のアイソレーション
の説明図である。図７において、Ｚ３（図中１０１）は
半導体基板を介するグランド配線パターン間の抵抗値で
ある。また、Ｌ１（図中１０２）、Ｌ２（図中１０３）
は端子パッドに接続されるボンディングワイヤおよびパ
ッケージリードのインダクタンス成分である。半導体集
積回路内にミキサ（図中１０４）とＬＮＡ（低雑音増幅
器）（図中１０５）が集積されている。外部のＶＣＯ
（信号源）（図中１０６）からミキサの入力端子（図中
１０７）に高周波電圧Ｖｉが入力されると、Ｌ１（１０
２）の存在によりミキサのグランド配線パターンには高
周波電圧Ｖ１が発生する。このＶ１が基板抵抗Ｚ３（１
０１）を介することによりＬＮＡ（１０５）のグランド
配線パターンに高周波電圧Ｖ２を励起する。つまりＬ
１、Ｌ２およびＺ３の存在によりアイソレーションが劣
化する。従来の半導体集積回路ではＺ３で示される抵抗
値が小さいためアイソレーションの劣化が起こってい
た。

【００１１】そして、半導体集積回路の各回路ブロック
間で十分なアイソレーションが得られないことが、高周
波回路の集積化が困難であることの要因となっていた。

【００１２】

【課題を解決するための手段】前記従来の課題を解決す
るために、本発明の半導体集積回路は、半導体基板と、
前記半導体基板上の第１および第２の回路ブロックと、
前記半導体基板上の第１の回路ブロック内に構成される
回路を接地するための第１のグランド配線パターンと、
前記半導体基板上の第２の回路ブロック内に構成される
回路を接地するための第２のグランド配線パターンと、
前記半導体基板上に形成され前記第１および第２のグラ
ンド配線パターンにそれぞれ接続された第１および第２
の端子パッドを備え、前記第１および第２のグランド配
線パターンと半導体基板をそれぞれ１点で接続するもの
である。

【００１３】そして、グランド配線パターンと半導体基
板との接続をそれぞれ１点としたため、半導体基板を介
するグランド配線パターン間の抵抗値が大きくなり、異
なるグランド配線パターンに接続された回路ブロック間
のアイソレーションを大きくすることができる。

【００１４】

【発明の実施の形態】請求項１記載の発明は、半導体基
板と、前記半導体基板上の第１および第２の回路ブロッ
クと、前記半導体基板上の第１の回路ブロック内に構成
される回路を接地するための第１のグランド配線パター
ンと、前記半導体基板上の第２の回路ブロック内に構成
される回路を接地するための第２のグランド配線パター
ンと、前記半導体基板上に形成され前記第１および第２
のグランド配線パターンにそれぞれ接続された第１およ
び第２の端子パッドを備え、前記第１および第２のグラ
ンド配線パターンと半導体基板をそれぞれ１点で接続す
るものである。

【００１５】そして、グランド配線パターンと半導体基
板との接続をそれぞれ１点としたため、半導体基板を介
するグランド配線パターン間の抵抗値が大きくなり、異
なるグランド配線パターンに接続された回路ブロック間
のアイソレーションを大きくすることができる。

【００１６】また請求項２記載の発明は、半導体基板
と、前記半導体基板上の第１および第２の回路ブロック
と、前記半導体基板上の第１の回路ブロック内に構成さ
れる回路を接地するための第１のグランド配線パターン
と、前記半導体基板上の第２の回路ブロック内に構成さ
れる回路を接地するための第２のグランド配線パターン
と、第３のグランド配線パターンと、前記半導体基板上
に形成され前記第１、第２および第３のグランド配線パ
ターンにそれぞれ接続された第１、第２および第３の端
子パッドを備え、前記第３のグランド配線は前記第１の
回路ブロックと前記第２の回路ブロックの間の領域で前
記半導体基板と接続するものである。

【００１７】そして、回路ブロック間の半導体基板を別
個のグランド配線パターンで接地するため更に回路ブロ
ック間のアイソレーションを大きくすることができると
共に、ラッチアップなどの不具合を防ぐことができる。

【００１８】また請求項３記載の発明は、半導体基板
と、前記半導体基板上の第１および第２の回路ブロック
と、前記半導体基板上の第１の回路ブロック内に構成さ
れる回路を接地するための第１のグランド配線パターン
と、前記半導体基板上の第２の回路ブロック内に構成さ
れる回路を接地するための第２のグランド配線パターン
と、第３および第４のグランド配線パターンと、前記半
導体基板上に形成され前記第１、第２、第３および第４
のグランド配線パターンにそれぞれ接続された第１、第
２、第３および第４の端子パッドを備え、前記第３のグ
ランド配線は前記第１の回路ブロックの領域で前記半導
体基板と接続し、前記第４のグランド配線は前記第２の
回路ブロックの領域で前記半導体基板と接続するもので
ある。

【００１９】そして、第３および第４のグランド配線パ
ターンでそれぞれの回路ブロックがある領域の半導体基
板を確実に接地するため、ラッチアップなどの不具合を
完全に防ぐことができると共に、高いアイソレーション
を得ることができる。

【００２０】また請求項４記載の発明は、第３または
（および）第４のグランド配線パターンと半導体基板と
の接続は第１の端子パッドと第２の端子パッド間に電圧
を印加したときの等電位線に沿って配置されるものであ
る。そして、グランド配線パターンと半導体基板の接続
を複数設ける場合でもアイソレーションを劣化させるこ
とがないので、半導体基板を確実に接地することが可能
となる。

【００２１】また請求項５記載の発明は、半導体基板
と、前記半導体基板上の第１および第２の回路ブロック
と、前記半導体基板上の第１の回路ブロック内に構成さ
れる回路を接地するための第１のグランド配線パターン
と、前記半導体基板上の第２の回路ブロック内に構成さ
れる回路を接地するための第２のグランド配線パターン
と、前記半導体基板上に形成され前記第１および第２の
グランド配線パターンにそれぞれ接続された第１および
第２の端子パッドを備え、前記第１および第２のグラン
ド配線パターンと半導体基板をそれぞれ抵抗を介して接
続するものである。そして、抵抗値は容易に変更できる
ためラッチアップなどの弊害が生じない範囲でアイソレ
ーションが最大となる最適な抵抗値を設定することが容
易となる。

【００２２】

【実施例】以下、図面を参照して本発明の実施例につい
て説明する。

【００２３】（実施例１）図１は、本発明による実施例
１の半導体集積回路の半導体基板上のパターン図であ
る。図１を用いて本実施例の半導体集積回路について説
明する。

【００２４】図１において、１は半導体基板、２は第１
のグランド配線パターン、３は第２のグランド配線パタ
ーン、４は第１の端子パッド、５は第２の端子パッド、
６は第１の回路ブロック、７は第２の回路ブロック、８
は第１のコンタクト素子、９は第２のコンタクト素子で
ある。

【００２５】半導体基板１の周囲に第１および第２の端
子パッド４、５を含む複数の端子パッドが形成されてい
る。第１および第２の端子パッド４、５には、それぞれ
第１および第２のグランド配線パターン２、３が接続さ
れており、各回路ブロックのグランドを得ている。

【００２６】図１には表記していないが、半導体基板１
上にはグランド配線以外の配線パターンおよびトランジ
スタやコンデンサなどの機能素子が存在する。

【００２７】そして、第１のグランド配線パターン２と
半導体基板１は第１の端子パッド４の近傍の位置に設け
られた第１のコンタクト素子８により接続されている。
また、第２のグランド配線パターン３と半導体基板１は
第２の端子パッド５の近傍の位置に設けられた第２のコ
ンタクト素子９により接続されている。ここで、コンタ
クト素子はそれぞれ１点に配置されている。コンタクト
素子は１個で構成してもよいし、複数個を配置してもよ
いが、複数個で構成する場合には１カ所に集中して配置
している。

【００２８】第１と第２のグランド配線パターン間の抵
抗値について図２を用いて説明する。構成要素に図１と
同一の番号を付けて示した。

【００２９】図２はグランド配線パターンと半導体基板
を接続する構造の模式図である。ここで半導体基板の抵
抗率をρ、厚さをｔとする。また、第１および第２のコ
ンタクト素子は円筒形の場合を仮定し半径はそれぞれ
ａ、ｂ、互いの距離をｄとする。

【００３０】このとき第１と第２のグランド配線パター
ン２、３間の抵抗値Ｚ３はＺ３＝（ρ／２πｔ）ｌｏｇ
（ｄ²／ａｂ）で表される。ただし、半導体基板の面積
は無限大を仮定した。

【００３１】上記の式より、コンタクト素子の半径（任
意の形状の場合には外周の長さ）を小さくすると抵抗値
Ｚ３を大きくすることができる。

【００３２】また、第１および第２のコンタクト素子間
の距離を大きくすると抵抗値Ｚ３を大きくすることがで
きる。また、半導体基板の抵抗率を大きく、厚さを小さ
くする、すなわち半導体基板のシート抵抗を大きくする
と抵抗値Ｚ３を大きくすることが出来る。

【００３３】従って、コンタクト素子の外周を出来るだ
け小さく、また第１と第２のコンタクト素子間の距離を
出来るだけ大きくなるように設計することにより、図７
における抵抗Ｚ３を大きくすることができるため、アイ
ソレーションを改善することができる。コンタクト素子
は各１個とし、その半径または断面の外周が最小となる
ように設計するのが望ましいが、複数のコンタクト素子
を設ける場合には１カ所すなわち１点に集中して配置
し、コンタクトの実効的な外周を小さくすることにより
抵抗値Ｚ３を比較的大きくできる。

【００３４】尚、本実施例の構成では、回路直下の半導
体基板の全域が完全に接地されていないことによるラッ
チアップ現象の発生などの弊害を避けるため、トランジ
スタ素子やＭＯＳトランジスタのゲート酸化膜を用いた
コンデンサ素子などのラッチアップを発生させやすい素
子と第１および第２のコンタクト素子の距離が短くなる
ように各素子の配置を行っている。

【００３５】尚、トランジスタなどが存在する領域の半
導体基板が接地されていないことによる弊害としては、
ラッチアップ現象以外にも、ＭＯＳトランジスタのバッ
クゲートの電位変動による高周波特性の劣化などが考え
られるため、半導体基板の接地箇所については十分に考
慮する必要がある。

【００３６】また、端子パッドは半導体基板の周囲に配
置したが、半導体基板の任意の位置に配置してもよい。

【００３７】（実施例２）図３は、本発明の実施例２の
半導体集積回路の半導体基板上のパターン図である。図
３において、１０は第３のグランド配線パターン、１１
は第３の端子パッド、１２は第３のコンタクト素子であ
る。また、図１と同じ構成要素に同一の番号を付けて示
した。

【００３８】本発明の特徴は、第３のグランド配線パタ
ーンを設けたことにある。

【００３９】半導体基板１上の第１の回路ブロック６と
第２の回路ブロック７の間の領域を接地するために第３
のグランド配線パターン１０が設けられ、第３のコンタ
クト素子１２により接続されている。そして、第３のグ
ランド配線パターンに接続された第３の端子パッドを通
じて外部のグランドに接続される。このような構成とす
ることによりアイソレーションを大きくすることができ
る。すなわち図７における抵抗Ｚ３を二つに分けて、直
列に接続された２つの抵抗と考えると、両者の接続点を
比較的小さなインピーダンスによって接地する構成とな
る。そのため第１の回路ブロックから第２の回路ブロッ
クへ伝達される信号の振幅は大幅に低減されることにな
る。

【００４０】第３のグランド配線パターンにより半導体
基板が接地されるためラッチアップなどの弊害を回避す
ることができる。

【００４１】また、本実施例の構成では大きなアイソレ
ーションが比較的容易に得られるため、第１および第２
のグランド配線パターンと半導体基板との接続は１点の
みではなく複数の点で接続する事が可能である。複数の
接続により、更に半導体基板の接地を確実に行うことが
できる。

【００４２】尚、本実施例では第３のグランド配線パタ
ーンは半導体基板の接地のみに用いたが、他の回路ブロ
ックたとえば第３の回路ブロックのグランド配線パター
ンを流用して第３のグランドパターンの機能を得てもよ
い。

【００４３】また、第１と第２の回路ブロックの間の領
域に第３のコンタクト素子を配置したが、第１または第
２の回路ブロックの一部に入り込んで第３のコンタクト
素子を配置してもよい。この場合であってもアイソレー
ションの急激な劣化は生じない。

【００４４】（実施例３）図４は、本発明の実施例３の
半導体集積回路の半導体基板上のパターン図である。図
４において、１３は第４のグランド配線パターン、１４
は第４の端子パッド、１５は第４のコンタクト素子であ
る。また図１から図３と同じ構成要素ｆに同一の番号を
付けて示した。

【００４５】本発明の特徴は、第１および第３の回路ブ
ロックの直下の半導体基板を接地するためのグランド配
線を個別に設けたことである。第１の回路ブロック６の
直下の半導体基板を接地するために第３のグランド配線
パターン１０が設けられ第３のコンタクト素子１２によ
り接続されている。また、第２の回路ブロック６の直下
の半導体基板を接地するために第４のグランド配線パタ
ーン１３が設けられ第４のコンタクト素子１４により接
続されている。第３および第４のグランド配線パターン
はそれぞれ第３および第４の端子パッドに接続されてい
る。そして第３および第４の端子パッドは外部のグラン
ドに接続される。

【００４６】このように各回路ブロックの直下の半導体
基板を個別に接地することにより、非常に高いアイソレ
ーションを得ると共に、ラッチアップなどの不具合を確
実に防ぐことができる。

【００４７】尚、第３および第４のコンタクト素子は１
個または複数個としてもよい。

【００４８】また、第３および第４のグランド配線パタ
ーン１０、１３は他の回路ブロックたとえば第３および
第４の回路ブロックのグランド配線を流用して構成して
もよい。

【００４９】（実施例４）図５は、本発明の実施例４の
半導体集積回路の半導体基板上のパターン図である。図
５において、１６は電気力線、１７は等電位線である。
また図１から図４と同じ構成要素に同一の番号を付けて
示した。また、図５には表記していないが、前記図４と
同様の位置に第１および第２の回路ブロックが配置され
ている。

【００５０】本発明の特徴は、各グランド配線パターン
と半導体基板を接続するコンタクト素子の配置方法にあ
る。すなわち第１のグランド配線パターン２に接続され
る第１の回路ブロックがある領域の直下の半導体基板と
第３のグランド配線パターン１０を第３のコンタクト素
子１２で接続し、同様に第２のグランド配線パターン３
に接続される第３の回路ブロックがある領域の直下の半
導体基板と第４のグランド配線パターン１３を第４のコ
ンタクト素子１５で接続することは、前記第３の実施例
と同じであるが、各コンタクト素子は以下に述べる条件
を満たすように配置されている。

【００５１】第１の端子パッド４と第２の端子パッド５
の間に外部より電圧を印可した場合を考える。このとき
第１および第２のグランド配線パターン２，３はそれぞ
れ第１および第２のコンタクト素子８，９により半導体
基板に接続されているため、半導体基板上に電界が発生
する。前記電界は図５における電気力線１６（図中の破
線）により表される。これに対し、電位が同じである位
置は等電位線１７（図中の１点破線）で表される。そし
て、第３のコンタクト素子１２および第４のコンタクト
素子１５はそれぞれ等電位線に沿って配置される。上記
のようにコンタクト素子を配置することにより、第３の
コンタクト素子間および第４のコンタクト素子間には電
位差が発生しない。従って複数のコンタクト素子を配置
しても第１と第２の端子パッド４、５間の半導体基板を
介した抵抗値すなわち図７における抵抗値Ｚ３が減少す
ることがない。これにより、大きな抵抗値Ｚ３を維持し
たまま半導体基板の接地のため接続箇所を多くとること
ができる。そしてラッチアップなどの不具合が発生せ
ず、安定した特性の回路を得ることができる。

【００５２】尚、本実施例では第３および第４のグラン
ド配線パターン１０、１３を用いたが、第３のグランド
配線パターン１０のみ或いは第４のグランド配線パター
ン１３のみを用いて構成してもよい。この場合、第３或
いは第４のグランド配線パターンと半導体基板との接続
箇所は、第１と第２の回路ブロックの間の領域にとるこ
とができる。また、第１または第２の回路ブロックに一
部に含まれた領域に接続箇所を配置してもよい。

【００５３】尚、電気力線および等電位線の形は半導体
基板の形状や第１および第２のコンタクト素子の位置そ
の他によって異なったものとなるが、等電位線に沿って
コンタクト素子を配置するのはいずれの場合も同様であ
る。

【００５４】（実施例５）図６は、本発明の実施例５の
半導体集積回路の半導体基板上のパターン図である。図
６において、１８は抵抗である。また図１から図５と同
じ構成要素に同一の番号を付けて示した。

【００５５】本発明の特徴は、各回路ブロック直下の半
導体基板のグランドの取り方にある。すなわち、第１お
よび第２の回路ブロック６，７がある領域の半導体基板
と第１および第２のグランド配線パターン２、３がそれ
ぞれ抵抗１８を介して接続されている。

【００５６】ここで抵抗１８の値を小さくすると、ラッ
チアップ現象の防止やサージ耐性を改善することができ
るが、図７における抵抗値Ｚ３は小さくなるため回路ブ
ロック間のアイソレーションは低下する傾向にある。一
方、抵抗１８の値を無限大とすれば、第１および第２の
コンタクト素子８、９を経由する抵抗値のみとなるの
で、抵抗値Ｚ３は大きくなるが、ラッチアップ現象の発
生の可能性が増大する。そこで、ラッチアップ現象が発
生しない範囲で抵抗値Ｚ３を大きくしてアイソレーショ
ンを確保することが考えられる。この設定をコンタクト
素子の位置や数により調整した場合には、よい条件を見
つけ出すために何度も試作を重ねる必要があり、非効率
である。本実施例の様に抵抗１８の値を変えることで条
件だしをすれば、抵抗値の変更は容易に行えるため効率
的に開発を行うことができる。そしてラッチアップなど
の弊害が生じない範囲で抵抗値を最大に設定することが
容易となる。

【００５７】尚、本実施例では第１および第２のグラン
ド配線パターンの両方とも抵抗により半導体基板と接続
したが、いずれか片方のみ抵抗を介して接続する構成で
もよい。

【００５８】また、第１および第２のコンタクト素子を
設けず、半導体基板と各グランド配線パターンは抵抗を
介した接続のみとした構成をとることができる。

【００５９】また、抵抗の個数は１個または複数とする
ことができる。

【００６０】

【発明の効果】以上の説明から明らかなように本発明の
半導体集積回路によれば、各グランド配線パターンと半
導体基板を１点で接続するため、半導体基板を介するグ
ランド配線パターン間の抵抗値が大きくなり、異なるグ
ランド配線パターンに接続された回路ブロック間のアイ
ソレーションを大きくすることができるという効果があ
る。

【図面の簡単な説明】

【図１】本発明の実施例１における半導体集積回路のパ
ターン図

【図２】本発明の実施例１におけるグランド配線パター
ンと半導体基板の構造図

【図３】本発明の実施例２における半導体集積回路のパ
ターン図

【図４】本発明の実施例３における半導体集積回路のパ
ターン図

【図５】本発明の実施例４における半導体集積回路のパ
ターン図

【図６】本発明の実施例５における半導体集積回路のパ
ターン図

【図７】回路ブロック間のアイソレーションの説明図

【図８】従来の半導体集積回路のパターン図

【符号の説明】

１ 半導体基板 ２ 第１のグランド配線パターン ３ 第２のグランド配線パターン ４ 第１の端子パッド ５ 第２の端子パッド ６ 第１の回路ブロック ７ 第２の回路ブロック ８ 第１のコンタクト素子 ９ 第２のコンタクト素子 １０ 第３のグランド配線パターン １１ 第３の端子パッド １２ 第３のコンタクト素子 １３ 第４のグランド配線パターン １４ 第４の端子パッド １５ 第４のコンタクト素子 １６ 電気力線 １７ 等電位線 １８ 抵抗

フロントページの続き Ｆターム(参考） 5F038 BH02 BH10 BH19 CD04 DF12 EZ08 EZ20 5F064 BB01 BB21 EE08 EE15 EE45 EE52 EE56

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、前記半導体基板上の第１
   および第２の回路ブロックと、前記半導体基板上の第１
   の回路ブロック内に構成される回路を接地するための第
   １のグランド配線パターンと、前記半導体基板上の第２
   の回路ブロック内に構成される回路を接地するための第
   ２のグランド配線パターンと、前記半導体基板上に形成
   され前記第１および第２のグランド配線パターンにそれ
   ぞれ接続された第１および第２の端子パッドを備え、前
   記第１および第２のグランド配線パターンと半導体基板
   をそれぞれ１点で接続する構成である半導体集積回路。
2. 【請求項２】 半導体基板と、前記半導体基板上の第１
   および第２の回路ブロックと、前記半導体基板上の第１
   の回路ブロック内に構成される回路を接地するための第
   １のグランド配線パターンと、前記半導体基板上の第２
   の回路ブロック内に構成される回路を接地するための第
   ２のグランド配線パターンと、第３のグランド配線パタ
   ーンと、前記半導体基板上に形成され前記第１、第２お
   よび第３のグランド配線パターンにそれぞれ接続された
   第１、第２および第３の端子パッドを備え、前記第３の
   グランド配線は前記第１の回路ブロックと前記第２の回
   路ブロックの間の領域で前記半導体基板と接続する構成
   である半導体集積回路。
3. 【請求項３】 半導体基板と、前記半導体基板上の第１
   および第２の回路ブロックと、前記半導体基板上の第１
   の回路ブロック内に構成される回路を接地するための第
   １のグランド配線パターンと、前記半導体基板上の第２
   の回路ブロック内に構成される回路を接地するための第
   ２のグランド配線パターンと、第３および第４のグラン
   ド配線パターンと、前記半導体基板上に形成され前記第
   １、第２、第３および第４のグランド配線パターンにそ
   れぞれ接続された第１、第２、第３および第４の端子パ
   ッドを備え、前記第３のグランド配線は前記第１の回路
   ブロックの領域で前記半導体基板と接続し、前記第４の
   グランド配線は前記第２の回路ブロックの領域で前記半
   導体基板と接続する構成である半導体集積回路。
4. 【請求項４】 第３または／および第４のグランド配線
   パターンと半導体基板との接続箇所は第１の端子パッド
   と第２の端子パッド間に電圧を印加したときの等電位線
   に沿って配置される前記請求項１から３のいずれか一項
   に記載の半導体集積回路。
5. 【請求項５】 半導体基板と、前記半導体基板上の第１
   および第２の回路ブロックと、前記半導体基板上の第１
   の回路ブロック内に構成される回路を接地するための第
   １のグランド配線パターンと、前記半導体基板上の第２
   の回路ブロック内に構成される回路を接地するための第
   ２のグランド配線パターンと、前記半導体基板上に形成
   され前記第１および第２のグランド配線パターンにそれ
   ぞれ接続された第１および第２の端子パッドを備え、前
   記第１および第２のグランド配線パターンと半導体基板
   をそれぞれ抵抗を介して接続する構成である半導体集積
   回路。